possibile mantenere una DLL duty cycle del 50% per sé?

[asic_ant]

Oppure dobbiamo impiegare il modulo supplementare per garantire duty cycle 50%?

 

[ericzhang]

Alcuni aritechiture delayline farà dutycycle
peggio, altre abituato.Per quest'ultimo uno avete bisogno
aggiungere un correttore ciclo di lavoro.

Tienilo a mente che il ritardo del correttore
dovrebbe essere il ritardo intrinisc, che limitano la tua
frequenza del segnale ritardato.

 

[rfsystem]

Se gli elementi di ritardo sono simmetrici o due circuiti crosscoupled asimmetrica si ottiene segnali complementari.Questi generano il 50% del dazio in un ringoscillator.

 

[pfd001]

simmetrica non può garantire il 50% del dazio a causa della mancata corrispondenza.

 

[rfsystem]

Ciao pdf001,

tu ragazzo intelligente.Anche una divisione per 2 circuiti sono discordanze che violano un puro al 50% requisito ciclo di lavoro.

Oppure avete una soluzione intelligente per ottenere una migliore precisione di alcuni 10ps?

 

[zhangseong]

ericzhang ha scritto:

Alcuni aritechiture delayline farà dutycycle

peggio, altre abituato.
Per quest'ultimo uno avete bisogno

aggiungere un correttore ciclo di lavoro.

 

[Blowfish]

DLL può mantenere duty cycle 50% sulla base del circuito utilizzato per la progettazione del DLL.In caso contrario, abbiamo bisogno di aggiungere un circuito di miscelazione fase, che produrrà un duty cycle 50% ....

 

[slchen]

Potreste darmi alcuni riferimenti circa la miscelazione circuito fase?

Grazie molto.

 

[DZC]

Ecco la carta.
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