PLLs e passiva Filtri

[AdvaRes]

Ciao a tutti,
Ho una domanda per quanto riguarda il chip PLL.E 'meglio applicare il filtro sul chip con il PLL o costruire mediante off chip capaciatnces e resistenze?

In realtà mi sono reso conto che il chip sulla capacitances filtri hanno una grande area.

 

[saro_k_82]

Dipende da quanto grande il ciclo filtro componenti sono .., E 'preferibile mantenere on-chip per ridurre l'induttanze parassite del percorso.Anche in questo modo si evita una spilla sulla confezione, ma è preferibile avere accesso alle VCTRL nodo durante la prova.

 

[ravirajdv]

Salve,
Se il condensatore è
dell'ordine del uF's poi naturalmente averlo off-chip ha senso, ma con i componenti on-chip è buono come si può evitare un sacco di parassiti percorsi extra pin per il chip, ESD e il rumore (a causa di pin), può avere programmabilità aggiunto il loop per il controllo di alcuni componenti da bit.
off-chip eventuali vantaggi?
Saluti,
RDV

 

[AdvaRes]

Grazie saro_k_82,
Grazie ravirajdv.

In realtà si tratta di un secondo ordine di filtro passa con 40KΩ resistenza, un 0,5 e un 9 pf pf Capacitances.Il filtro rappresenta il 90% del PLL e mi trovo un sacco (anche se non ho nessun vincolo di zona).Avete lo stesso punto di vista?

Ho usato uno rpporpo resistenza e la capacità di costruire cpolpnw il filtro e disegnare il suo layout.(Questa scelta è dovuta alla grande resistenza e la capacità che hanno questi elementi rispetto ad altri tipi di resistenze e capacitances)

Rumore di fase di simulazione con spectreRF ha dimostrato che il filtro presenta un elevato rumore di fase (-35dBc/Hz a 1 Mhz dal vettore), che si traduce in una fase positiva PLLs rumore a 1 MHz da parte del vettore.

Non trovate strano questo.Come posso risolvere questo problema?Il chip off filtro di risolvere il problema?

Grazie per la partecipazione.
Salute,
Advares.
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[saro_k_82]

La componente parametri sono abbastanza piccolo per essere immessi sul chip.Puoi provare moscaps a ridurre notevolmente la superficie, se la perdita è trascurabile.
Qual è l'impostazione per il rumore di fase sim?, È per l'intero ciclo?è questo, dopo l'estrazione?Qual è l'ampiezza
del vettore?

 

[ravirajdv]

Hi AdvaRes,
I guess its a poli e un resistore npoly-cap nwell che viene utilizzato.Penso che sarebbe meglio utilizzare un nwell resistenza, un vantaggio non meno.capi di resistenza (che contribuiscono al rumore) e anche meno resistenza zona.
Mi sembra che vi siano 2 svantaggi di una moscap
1> bassa densità cap rispetto alle poli-nwell cap.
2> mos il dispositivo deve essere in saturazione altrimenti possiamo vedere una partita di entrata in vigore sul cappuccio (se il mos vede una transizione tra le diverse regioni, per motivi sconosciuti).

Grazie,
RDV

 

[sandeep_torgal]

ravirajdv ha scritto:Mi sembra che vi siano 2 svantaggi di una moscap

1> bassa densità cap rispetto alle poli-nwell cap.

2> mos il dispositivo deve essere in saturazione altrimenti possiamo vedere una partita di entrata in vigore sul cappuccio (se il mos vede una transizione tra le diverse regioni, per motivi sconosciuti).

 

[saro_k_82]

1.Per quanto ne so MOS tappi sono i migliori quando si tratta di limitare la densità., Non hanno niente altro in loro favore (alta resistenza serie, piastra berretto, corrente di fuga,
la non-linearità rispetto alla tensione, ecc)
2.ravirajdv ciò che probabilmente significa che il MOSFET devono essere orientate in forte inversione.Questa abitudine è un problema in PLLs perché il PC non può funzionare tutto il senso per la fornitura e questo 200mV o così è normalmente sufficiente per influenzare la moscaps per la regione in cui sono abbastanza lineare.

 

[ravirajdv]

Hi Saro_K_82,
Se prendiamo uno mos dispositivo dire nmos abbiamo cancello come un terminale, mentre l'altro terminale è una fonte di fognatura e di n-diff-p in un substrato.Il canale è invertito (invertito con forza) e la forma con un altro piatto di origine e di scolo delle differenze.
Al contrario, se abbiamo un tetto tra poli e un nwell, penso che il tappo densità dovrebbe aumentare.Inoltre, dobbiamo essere in grado di caratterizzare l'ESR del proprio dispositivo.Ciò dovrebbe anche migliorare la linearità del dispositivo.
Veramente il mos avrà meno perdite, poiché non c'è grande pezzo di nwell sottostante.

Grazie,
RDV

 

[saro_k_82]

La sottile dimensione del chip è l'ossido di spessore .., accoppiato con un elevato eox, non vi è nulla di battere il cappuccio della moscap prevede, quando si tratta di densità.

Parlando del ESR, si pone solo a causa della poli che è comune a entrambi i tipi, con una maggiore densità di tappi MOS accoppiati con una bassa resistenza canale (rispetto al bene della resistenza), si mostra più elevato di poli-Q nwell tipi.

Il thinnox è il parametro più strettamente controllato in processo CMOS e quindi la variazione del valore MOS tappo si trova ad essere il meno.

Il CP di uscita proviene da una fuga di un transistor MOS in saturazione e la LPF uscita va a un cancello di un transistor MOS in saturazione (o un varactor che a sua volta è un MOS).Quindi non vi è alcun caso in cui il tappo è in MOS necessità di parzialità.La variazione di valore per il cappuccio MOS tappi da 200mV a 1,2
V è molto meno in 90nm e sotto processo.

Infine poli-nwell tappi anche tensione dipendenza.

 

[AdvaRes]

Grazie per i preziosi membri informazioni.
In realtà, ho coudn't risolvere il problema, e qui sono altri dettagli.

Ho un dubbio nella progettazione del filtro stesso, perché quando faccio il LVS di una capacità (resistenza),
lo strumento che la dice substate non è collegato

Nella mia concezione passiva coponents sono 3 gambe nello schema ho collegato la terza tappa a GND.Ma durante la simulazione di un filtro discusso spettro mostra il seguente messaggio di avviso

il primo messaggio è

Preavviso da parte di spettro in `rpporpo ':« I10.I128.R0', in `CP_Filter_HS_PLL ':« I10.I128', in `HS_PLL ': I10`', durante la gerarchia appiattimento.I10.I128.R0.c2: terminali sono collegati tra loro (al nodo `0 ').Preavviso da parte di spettro in `cpolpnw ':« I10.I128.C1', in `CP_Filter_HS_PLL ':« I10.I128', in `HS_PLL ': I10`', durante la gerarchia appiattimento.I10.I128.C1.dnw: terminali sono collegati tra loro (al nodo `0 ').Preavviso da parte di spettro in `rpporpo ':« I10.I128.R0', in `CP_Filter_HS_PLL ':« I10.I128', durante la configurazione iniziale.I10.I128.R0.c2: terminali sono collegati tra loro (al nodo `0 ').Preavviso da parte di spettro in `cpolpnw ':« I10.I128.C1', in `CP_Filter_HS_PLL ':« I10.I128', durante la configurazione iniziale.I10.I128.C1.dnw: terminali sono collegati tra loro (al nodo `0 ').Preavviso da parte di spettro in `rpporpo ':« I10.I128.R0', in `CP_Filter_HS_PLL ':« I10.I128', durante la configurazione iniziale.I10.I128.R0.c2: terminali sono collegati tra loro (al nodo `0 ').Ulteriori eventi del presente bando sarà soppressa.Il secondo messaggio èAttenzione durante la cessazione dal spettro."Interno (bsource)" 31: I10.I128.C1.cc: dominio errore pow (x, y), x è negativo e y non è un esatto numero intero (valore è stato superato 0.473150)"Interno (bsource)" 31: I10.I128.C1.cc: dividere per zero si trova."Interno (bsource)" 31: I10.I128.C1.cc: dominio errore pow (x, y), x è negativo e y non è un esatto numero intero (valore è stato superato 0.473150)"Interno (bsource)" 31: I10.I128.C1.cc: dividere per zero si trova."Interno (bsource)" 31: I10.I128.C1.cc: dominio errore pow (x, y), x è negativo e y non è un esatto numero intero (valore è stato superato 0.473150)Ulteriori eventi di questo avvertimento sarà soppressa.Che la simulazione del circuito con la stessa EldoRF di cui la seconda mostra i messaggi.

Penso che il forte rumore di fase gran parte è dovuto principalmente alla Resistenza e per il fatto che il substrato non è collegato / polarizzato.
Potrebbe dirmi come collegare la substrat per evitare il messaggio di avviso?
Forse questo risolverà il problema.

Sono riunite il layout di base e resistenze tappi utilizzati per la costruzione della 9NF = C1, C2 e R del filtro.

Ho bisogno del vostro aiuto male.
Grazie per le vostre risposte.
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[ravirajdv]

Hi AdvaRes,
Si dovranno mettere il substrato anelli o anelli di guardia circa il cappuccio e la resistenza.Normalmente il processo specifica che abbiamo bisogno di dire substrati contatti per ogni 30um.Un breve riassunto del Design regola verificare che si dovrebbe dare questi errori.
Di solito quando si esegue lo strumento LVS cerca di trovare il substrato di contatto
all'interno di alcuni settore, in modo che esso possa riguardare / identificare il substrato ad un particolare dispositivo.Nel presente caso credo che lei potrebbe non hanno alcun substrato contatti vicino questi dispositivi.
Controllare questi.

Saluti,
RDV