PLL Jitter

[keoiuser]

Salve
in un PLL frazionale, abbiamo un jitter bene solo per un ingresso PFD frequenza di 3MHz o superiore, ma inferiore a questo valore il jitter diventa più importante.
Esiste una relazione tra l'ingresso PFD frequenza e il jitter PLL?

è urgente per favore.La ringrazio per il vostro aiuto

 

[hamid_h552]

salve.
il rumore di fase di uscita di un PLL è legato al rumore di fase di ingresso di questa relazione:
No = 20log (N) Ni
Se u uso PFDs superiore, allora N = FO / PFD potrebbe essere diminuita e poi rumore di fase di uscita e così jitter tempo di uscita potrebbe essere diminuita.

 

[keoiuser]

grazie per la risposta,

Sono d'accordo con te, ma cosa intende esattamente quando dici superiore PFD?PFD è la fase e rilevatore di frequenza in modo da dire il suo guadagno?

 

[jecyhale]

keoiuser ha scritto:

Salve

in un PLL frazionale, abbiamo un jitter bene solo per un ingresso PFD frequenza di 3MHz o superiore, ma inferiore a questo valore il jitter diventa più importante.

Esiste una relazione tra l'ingresso PFD frequenza e il jitter PLL?è urgente per favore.
La ringrazio per il vostro aiuto