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AdvaRes
Guest
Hi membri,
Sto utilizzando il libro di Gadner come un riferimento per capire come è stato progettato e PLL come opere sue differenti blocchi.Tuttavia, quando ho cercato di capire in modo approfondito questi temi, ho notato che il libro così come la maggior parte dei documenti e libri non discutere di casi particolari e la particolare situazione del funzionamento del PLL.
Ho bisogno del vostro aiuto per capire questi problemi indiscussa.
Consentitemi di esaminare un PLL, composto di un PFD, un PC, un filtro, un VCO e un divisore di frequenza.
1 - Il PFD è usato rilevare la frequenza e la fase.
Un caso cruciale non è discusso quando il segnale di reset viene allo stesso tempo (o prima di un breve periodo di tempo) con l'orologio del segnale che guida la PFD.
In tal caso, il DFF concerened segnale da questo orologio non impostato e il VCO tensione destinata a cambiare in direzione di fronte.Questo fenomeno si ripete undefinetely e VCO Vtune oscillerà.
Come possiamo risolvere questo problema?
2 - Quando il blocco del VCO PLL Vtune a stabilizzare Vf.Se ho ben undestood, il filtro è stato progettato utilizzando come input informazioni Vf e il CP attuali ICP.
La funzione di trasferimento del filtro è l'impedenza Z (s) = Vf (s) / ICP (s).
Se facciamo il calcolo è possibile determinare tutte le caratteristiche dei nostri filtri, in termini di resistenza e capacitances.Ma quando si usa il filtro
all'interno della PLL non dobbiamo stupirci se i risultati attesi non sono stati trovati.In effetti è normale che quando abbiamo ignorato l'ulteriore Impedenza ingresso del VCO.
Come si può determinare il VCO ingresso prima la progettazione del filtro in modo che il totale impedenza Z (s), include i impeance del VCO ingresso?Tutte le vostre risposte e osservazioni sono Welcommed.
Saluti,
Advares.
Sto utilizzando il libro di Gadner come un riferimento per capire come è stato progettato e PLL come opere sue differenti blocchi.Tuttavia, quando ho cercato di capire in modo approfondito questi temi, ho notato che il libro così come la maggior parte dei documenti e libri non discutere di casi particolari e la particolare situazione del funzionamento del PLL.
Ho bisogno del vostro aiuto per capire questi problemi indiscussa.
Consentitemi di esaminare un PLL, composto di un PFD, un PC, un filtro, un VCO e un divisore di frequenza.
1 - Il PFD è usato rilevare la frequenza e la fase.
Un caso cruciale non è discusso quando il segnale di reset viene allo stesso tempo (o prima di un breve periodo di tempo) con l'orologio del segnale che guida la PFD.
In tal caso, il DFF concerened segnale da questo orologio non impostato e il VCO tensione destinata a cambiare in direzione di fronte.Questo fenomeno si ripete undefinetely e VCO Vtune oscillerà.
Come possiamo risolvere questo problema?
2 - Quando il blocco del VCO PLL Vtune a stabilizzare Vf.Se ho ben undestood, il filtro è stato progettato utilizzando come input informazioni Vf e il CP attuali ICP.
La funzione di trasferimento del filtro è l'impedenza Z (s) = Vf (s) / ICP (s).
Se facciamo il calcolo è possibile determinare tutte le caratteristiche dei nostri filtri, in termini di resistenza e capacitances.Ma quando si usa il filtro
all'interno della PLL non dobbiamo stupirci se i risultati attesi non sono stati trovati.In effetti è normale che quando abbiamo ignorato l'ulteriore Impedenza ingresso del VCO.
Come si può determinare il VCO ingresso prima la progettazione del filtro in modo che il totale impedenza Z (s), include i impeance del VCO ingresso?Tutte le vostre risposte e osservazioni sono Welcommed.
Saluti,
Advares.