X
xihuwang
Guest
Hi:
Un chip PLL grande fase di progettazione ha compensato che sta tra 2NS
clk clk e commenti di PFD.
Il parametro è al di sotto:
fclkin = 4-20Mhz ICP = 2.5uA - 20uA, Kvco = 100MHz - 300MHz, N = 16
Se seguire la progettazione di seguito discriptoin:
Funit = 1 / 20 Fclkin
C1 = 1 / 20 C2
ξ = 1
Le attività di R e C saranno troppo grandi per il chip di orologio sysnthesis.Quindi vorrei
Che cosa è conoscere la sua decisione sulla R e C 's valore. (spero C piccoli
di 100pF, R inferiori a 15k, e la variazione di tensione è inferiore a 1mV LPF)
Un chip PLL grande fase di progettazione ha compensato che sta tra 2NS
clk clk e commenti di PFD.
Il parametro è al di sotto:
fclkin = 4-20Mhz ICP = 2.5uA - 20uA, Kvco = 100MHz - 300MHz, N = 16
Se seguire la progettazione di seguito discriptoin:
Funit = 1 / 20 Fclkin
C1 = 1 / 20 C2
ξ = 1
Le attività di R e C saranno troppo grandi per il chip di orologio sysnthesis.Quindi vorrei
Che cosa è conoscere la sua decisione sulla R e C 's valore. (spero C piccoli
di 100pF, R inferiori a 15k, e la variazione di tensione è inferiore a 1mV LPF)