Pipelining Tecniche

S

snehaganesh

Guest
1.Quali sono i diversi Processor Pipelining tecniche?

2.Quali sono i vincoli da prendere in considerazione, mentre l'attuazione di una architettura di processore pipeline?

Grazie in anticipo!

 
salve,
per quanto riguarda l'architettura, penso che si possono leggere alcuni libri su di essa come "architettura degli elaboratori", ecc
e vincolo su di essa, io non penso niente bisogno di stare attenti.modo in cui la becoz di attuazione ASIC è RTL gasdotto che significa un po '.

 
Sono d'accordo sui commenti linuxluo.
Una volta che l'architettura / concetto costante verso il basso, cosa da fare è registrarsi a che fare con l'attuazione RTL.

 
def pipeline --- istruzioni successive in una sequenza di programma si sovrappongono in esecuzione

processore pipeline ----

Supponiamo che la sequenza processore è

Fetch -> decodifica Istruzione e registrare fetch -> Esegui -> accesso alla memoria -> Registrati scrivere indietro

Ora qui ci r 5 stadi a destra!
ecco una pipeline 4 tappa può essere seguita come seconda istruzione dipende il primo e il terzo, cioè il secondo durante l'esecuzione delle istruzioni 5 1 insegnamento è fatto (ritardo 4 tempi), ma ora è in serie supporre nel prossimo ciclo di alcuni nuovo set di istruzioni è venuto il instrucion secondo del precedente (decodifica e cioè l'istruzione e registrare fetch) sarà completata nel ciclo cuurent.
così ora qui c'era una latenza iniziale, ma le istruzioni successive sono fatte, non è attesa per l'istruzione cuurent per eseguire, ma fare la instrucion precedente.

I hope u capito!

ps -> quanto sopra è puramente basato su un esempio, l'architettura del processore RISC reale può differire da sopra.

 
E 'molto importante per rubare il tempo di bilancio nel design pipeline.

 
Hai,
per l'architettura normale avrà due cicli di clock per istruzione singola (uno per il recupero e uno per excution), ma in architettura piepline un solo ciclo di clock è sufficiente per entrambi (il recupero e excution)

 
hey Venkatesh,
alcune correzioni
U come hanno dato "normale architettura avrà due cicli di clock per singola istruzione" anche quando è pipeline richiede 2 cicli per singola istruzione.Qui, mentre il recupero istruzione successiva alla exectuion attuale è fatto.Qui è utile per il back to back istruzioni solo.

ben condotta ha la sua propria adv e disadv.

Thanks & Regards

 
Istruzioni individuali prendono il loro cicli di clock repective per completare, ma dopo ogni ciclo di clock avremo in uscita.

Questo funziona come una catena di montaggio della fabbrica di automobili.Auto unico richiede tempo troppo lungo per ottenere manufactired, ma dopo ogni slot di tempo abbiamo una macchina fabbricata.

Mezzi di lavoro è stato suddiviso in bande differenti.

 
Penso che si può leggere alcuni libri su di essa come "architettura degli elaboratori", ecc
e vincolo su di essa, io non penso niente bisogno di stare attenti.modo in cui la becoz di attuazione ASIC è RTL gasdotto che significa un po '.

 
Pipelining è utilizzato non solo nel design del processore, ma anche in altri progetti digitali per migliorare le prestazioni.Abbiamo bisogno di aggiungere il numero ottimale delle fasi di trarre i benefici migliori prestazioni.L'aggiunta di stadi di pipeline troppi aggiungere più latenza e degration prestazioni quindi più.

 
Pipelining non deve essere solo il 5 stages.Each fase può essere suddivisa in modo da formare una pipeline super.In realtà le fasi più si divide il gasdotto, il meno è il ritardo porta in ogni fase e quindi la frequenza di clock può essere considerevolmente reduced.Thus Leeds gasdotto più profondo al meglio le prestazioni ..Aggiunto dopo 3 minuti:Inoltre vi è un piccolo scoglio in più profonda pipelining.quando un ramo si incontra, di tutta la conduttura deve essere lavata e ricaricato con nuove istruzioni .. Un modo per superare questo scoglio è l'utilizzo di un'architettura multithread

 
@ ubna
Si può spiegare un po 'di architettura multithreaded e come può essere utile quando succursale è incontrato in cantiere?

 
Hi Bharat,

Multithreading:
Un microprocessore in grado di eseguire normali instuctions solo in sequenza.che è in grado di eseguire istruzioni in un programma ad uno ad uno e può passare a un altro programma solo se tutte le istruzioni del programma in corso sono thread executed.A è altro che un programma in linguaggio assembly.In un processore multithread, più di un programma può essere inserito nella memoria, e il processore può eseguire le istruzioni di tutti i programmi simultanoeusly passando tra i thread per ogni instruction.In questo modo un processo non è necessario attendere il processo in corso a finire aumentando così le prestazioni del processore.Un altro vantaggio è che in normali processori, il processore non fa alcun lavoro nel tempo necessario per il thread successivo ottenere started.But multithreading in questo tempo si riduce notevolmente.

Multithreading con pipeline:
In un processore con pipeline ordinaria se un ramo è eseguito, e se la necessità di diramazione di prendere posto, l'istruzione con l'indirizzo nel settore devono essere eseguiti prossimo.Così tutta la conduttura è flushed.After lavaggio del gasdotto del no.di cicli di clock spesi per l'esecuzione successiva è uguale al no.di stadi di pipeline prima stage.So esecuzione il processore non genera alcun output di tale cycles.The molti clk no.di cicli di clock sprecato aumenta la profondità del gasdotto.Ma in architettura multithread in quanto la prossima istruzione in cantiere è quella di un altro thread fasi solo pochissimi della conduttura deve essere lavata, aumentando così la velocità del processore.
In una pipeline mutithreaded
Numero di clk.cicli di rifiuti = No.di fasi tubo / no.dei thread attivi

Un altro uso molto importante di multithreading è la gestione degli interrupt ..

 
Dopo la tua spiegazione ho dedotto:
in un app mulltithreaded, ogni thread attivi bisogno di un proprio stack.In modo che il processore ha bisogno di swap contesto (registri, lo stato) ad ogni ciclo di clock.
Come funziona la branch prediction?

 
Se l'istruzione eseguire in cicli di clock differenti, come trattare con essa.

 
'Istruzioni per l'esecuzione di cicli di clock diversi' è un problema molto diverso per affrontare con ..
Una soluzione (ma non efficace) so che è per il monitoraggio tali istruzioni ..
cioè ogni volta che una istruzione con il ciclo di clock differenti si incontra all'inizio del gasdotto, il controllo deve consentire l'attenzione instructionssuch successive che due istruzioni non clash.This porta a stadi di pipeline è inattivo per molti cicli di clock che porta ad una lieve diminuzione delle prestazioni del processore

 
Questa è una domanda molto vasta, è molto difficile dare una risposta in cui solo poche parole.

Attualmente, le strutture pipeline da alcuni attuazione classico è un ibrido di RISC / CISC / VLIW, supperscaler,

Penso che si possa partire da alcuni giornali su questi pipeline e set di istruzioni

 
Hennessy e Computer libro di Patterson 'Architettura: un approccio quantitativo' è utile per voi.
C'è link per il download per le edizioni serval in questo forum.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top