Pipeline ADC progettazione

[GaryHan]

Io sono la progettazione di una 8bit 100MHz Pipeline ADC, e il risultato mi ha stupito.
La struttura è 1.5bit/stage * 5 3bit/last fase.Il risultato è che 1Lsb è sempre sbagliato.Qualcuno può dare qualche consulenza?Oppure qualche punto chiave notazione?
Aggiunte: In questo disegno, ci sono un S / H circuito, stadio di guadagno (anche OTAs), dinamico Comparator, circuito e pregiudizi.Come sulle principali specifiche tecniche di questi circuiti analogici?
Aiuto!Thx!

 

[opamp741]

può u post schematica di ur architettura .. descrizione non è molto chiaro ..

 

[bamb]

Può descrivere il problema e in modo più chiaro?
Nel vostro progetto, vi sono 1.5bit/stage * 5 3 bit /
Nell 'ultima fase.
Come si fa a progettare il vostro circuito digitale di correzione?
Per quanto ne so, ci sarà bisogno di correzione digitale del circuito di correggere il risultato del codice
po 'di 1,5 / fase e ignorare l'ultimo codice.

 

[nxing]

Ti è verificare l'uscita di scena l'ultima
di OTA?Ho avuto lo stesso problema prima e scoperto che il problema è l'ultimo stadio.

Buona fortuna!