Pipeline ADC DNL e interrogazioni simulazione INL

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I utilizzando un segnale lento Ramping (ideale) per simulare il DNL di un ADC 10bit pipeline.
Ho trovato che vi è non-monotonia del codice di uscita digitale.In questo caso, come posso tracciare le curve DNL e INL?

 

[_pv]

Linearità Diff è la larghezza Beetwen differenza di quant ADC ideale e reale.
nonmonolicity appare quando DNL> 1LSB vale a dire uno dei leader quants ACD è diventato più ampio quants poi 2 ideale, e quindi "mangiare" il quant neibghour.

nella situazione ideale con ADC, ma quando uno quant è solo manca nel punto in cui si sono mancanti di codice, il valore di DNL si dovrebbe essere 1LSB (ideale = 1LSB, reale = 2lsb), nel prossimo punto dovrebbe essere ~-1LSB.perché "mangiato" width quant è pari a 0 invece di 1 LSB.(ideale = 1LSB, leader 0 LSB).

per ottenere INL si dovrebbe prendere differencr tra tensione applicata al di ingresso ADC e risultato della misurazione ADC (codice / 1024 * Vref)
o si può semplicemente integrare DNL.