Phase Shifter Simulazione

[OvErFlO]

Ho scritto questo codice per utilizzare 2 segnali con un 90 ° fase cambio ...

Codice:libreria IEEE;

IEEE.STD_LOGIC_1164.ALL uso;

IEEE.STD_LOGIC_ARITH.ALL uso;

IEEE.STD_LOGIC_UNSIGNED.ALL uso;- Rimuovere le seguenti linee di utilizzare le dichiarazioni che sono

- Previste per instantiating Xilinx primitive componenti.

UNISIM biblioteca;

UNISIM.VComponents.all uso;entità è clock_phase

Porto (clk_in: in std_logic;

clk_x2: out std_logic;

clk_0: out std_logic;

clk_90: out std_logic);

clock_phase fine;architettura comportamentale è di clock_phasecomponente IBUFG

porto (I: in std_logic; O: out std_logic);

fine del componente;segnale clk_in1, net1, net2, net3, net4: std_logic: ='0 ';

iniziareU1: IBUFG porta mappa (I => clk_in, O => clk_in1);div_clock: processo (clk_in1)

iniziareif (rising_edge (clk_in1)) alloranet1 <= non net1;end if;div_clock fine processo;div_clock2: processo (clk_in1)

iniziareif (falling_edge (clk_in1)) alloranet2 <= non net2;end if;div_clock2 fine processo;clk_0 <= net1;

clk_90 <= net2;

clk_x2 <= clk_in1;fine comportamentali;