percorso multicyle e falso nel design ASIC

[Kil]

Hi All,

Come identificare il percorso del ciclo di Multi e il percorso False nella progettazione.abbiamo bisogno di individuare, dopo la fase di strumento di sintesi DC è di per sé si riconosce e attraverso di avvertimento o di errore.

In quale fase del flusso ASIC questo percorso multi-ciclo e il percorso False sono identificati.Come risolvere questo problema pista ciclabile e il percorso Multi false nel flusso ASIC FPGA

Come sta andando per effetto della chiusura i tempi e la Slack del design.saluti
Kil

 

[koppolu1981]

Salve,
Come per la mia esperienza mi sento strumento di sintesi, non potrebbe dare a tutti i percorsi multi-cycle/false.
Abbiamo bisogno di identificare il multi-piste ciclabili e falsa, come per la progettazione e specificare a strumento.
Generalmente i percorsi che attraversano i domini di clock sono specificate come percorsi false per lo strumento in modo che la volontà di non perdere tempo ad analizzare i percorsi per la temporizzazione.Siamo in grado di specificare i percorsi ciclo di progettazione multi se ce ne sono, che permetterà di migliorare l'efficienza gli strumenti per analizzare i tempi.Inoltre siamo in grado di controllare eventuali percorsi critici tempi sono più piste ciclabili e indicare quali lo strumento.

Grazie,
RamaMohan Rao KQuote:

 

[Vinacce]

Non esiste alcun modo automatico per creare un elenco completo dei percorsi e sentieri false multi-ciclo.Il progettista ha bisogno di elencarli per il timer.

Credo che Fishtail (http://www.fishtail-da.com/) cerca di fornire uno strumento automatico, ma non sono sicuro di come completare la sua copertura.

Tieni presente che per la maggior parte degli strumenti EDA, le eccezioni più tempo si specifica, la più lenta l'esecuzione dello strumento.

La soluzione pratica che utilizza tutti è quello di elencare tutte le false / percorsi multi-ciclo che si sa e quindi eseguire una relazione di temporizzazione.Se il tempismo è OK, tutto bene.Se ci sono errori di timing, verificare se qualcuno di loro sono false / percorsi multi-ciclo.Se sì, allora i fallimenti del calendario sono false e avete bisogno di aggiungere all'elenco delle eccezioni.Se nessuno dei tuoi fallimenti tempi sono eccezioni tempi, allora si ha un vero problema di temporizzazione.

 

[koppolu1981]

Marc,
wrt pedaggi EDA nella sua risposta lei vuol dire che, l'aggiunta di false / multi-piste ciclabili farà gli strumenti di esecuzione più lenta.In caso affermativo indicare le motivazioni che?

 

[Vinacce]

Hi Kil:

Si rallenta il timer STA.Ogni eccezione tempi supplementari è una regola che deve essere aggiunto l'algoritmo STA base.E che ognuno richieda tempo di CPU per controllare che rallenta lo strumento.Una manciata più o meno non fa alcuna differenza, ma lunghe liste di complessi di eccezioni tempi sono un freno per strumenti più.Non posso garantire che questo è vero per ogni ultimo strumento, ma è vero per molti strumenti EDA, tra cui P & R.

Tenere presente che è assolutamente necessario specificare tutte le significative eccezioni di temporizzazione o lo strumento di ottimizzazione sarà incentrata sul tentativo di risolvere i problemi di temporizzazione spurie.Ma non è auspicabile né possibile elencare tutte le eccezioni tassativamente.

Se un'eccezione temporale, per esempio, un percorso di falso non causa alcun violazioni tempi allora non ci interessa se il P & R strumento esegue alcune po 'minore di ottimizzazione inutili per ottimizzare questo percorso false.

Così, dovete elencare quelle eccezioni che altrimenti luogo vicino alla cima alla lista Critical Path.Purtroppo questi di solito può essere identificata solo attraverso tentativi ed errori.

 

[bits_dude]

Qualcuno mi può tel come faccio a decidere quale percorso multi-ciclo?

Facciamo un esempio: ho bisogno di derivare vincoli al livello superiore (chip / livello SoC)
Ho un percorso che va da una IP-blocco ad un altro IP-block poi come faccio a sapere che questo percorso è un multi-ciclo o no?

Grazie.