Perché tutti mi ignora??!

[Ahmed_Sawaf]

Ciao a tutti,

Questa è la mia prima volta ad esporre a Verilog-A, qualcuno mi aiuti per favore rispondendo a queste semplici domande (si spera)

1) Qual è la media dei "descipline" e "natura" dichiarazioni?dove devo usare?

2) Che cosa è significato dal carattere backquot: (') quando è venuto prima di una parola in modo che «l'inclusione o l'` o `definire BITS e così via?

3) Qual è la differenza tra i due approcci:
--- Top-Down e Design:
--- Buttom-Up Design (o la verifica?)?

se qualcuno ha qualche esempio di componenti analogici scritti in Verilog-A si prega di caricarlo qui ..

La ringrazio molto ...
Cordiali saluti ...
Ultima modifica di Ahmed_Sawaf su 28 Nov 2006 10:56, modificato 1 volta in totale

 

[safwatonline]

1-descipline è una nuova proprietà che u possibile creare e calll nulla
tensione cioè è descipline e la corrente è descipline ma u possibile aggiungere nuovi ur desciplines proprio come la pressione o qualsiasi altra cosa (non ho mai dovuto usarli)
2-backquot è quello di indicare una parola chiave del programma, come quelli indicati u
3-Il primo è di fare la modellazione poi andare in ogni blocco di dati (a livello di transistor ie)
mentre il secondo è di partire da ogni blocco di dati (a livello di transistor ie)

 

[ahmad_abdulghany]

Questo è un libro utile ..
Ci dispiace, ma è necessario il login per visualizzare questo attaccamento

 

[Ahmed_Sawaf]

Bene, grazie per le risposte d'aiuto ...

Ho alcune altre domande ...

1.Qual è la croce () le funzioni @ può fare in blocco digitali come un flip-flop?Ha altre funzioni simili?che cosa sono?come aggiungere una tolleranza in termini di tempo e la forma del segnale wahtever è nella croce () funzione?è la "@" operatore riservato solo per l'articolo o no?

2.Qual è l'operatore:: =?

mean??

e l': Expr1: espr2 == espressione3
dire??per gli ultimi so che il suo nome è indiretta ramificazione, ma cosa vuol dire?!e che cosa serve in?

3.Posso generare un Verilog Un codice di alcuni blocchi di sapere con cadenza?Penso che se sì, che ho bisogno di regolare qualcosa nelle impostazioni, come quando ho creat una nuova istanza con lo strumento selcted è: Verilog-A Editor, è sufficiente aprire l'editor di testo conand module
and end
statements..

`Include ()
e il modulo
e le dichiarazioni finali
..Che cosa significa che io noto è quello di generare più paramters e dichiarazioni che descrive qualcosa come un flip-flop o qualunque cosa ...

4.

and idt()
which should i use with a VCO module?

qual è la differenza tra le funzioni: idtmod ()
e IDT (),
che dovrebbero utilizzare i con un modulo VCO?

Grazie .. in attesa di feed back ..
Cordiali saluti,Aggiunto dopo 42 minuti:Ci dispiace, un altro uno stupido ..
Perché $ strobo () e $ display () funzione piuttosto che altre funzioni sono prefissati con il simbolo del dollaro "$"?Qual è la cosa speciale che lasciarli metterlo in loro?

Grazie,

 

[ahmad_abdulghany]

Ahmed_Sawaf ha scritto:

2) Che cosa è significato dal carattere backquot: (') quando è venuto prima di una parola in modo che «l'inclusione o l'` o `definire BITS e così via?

 

[presente]

Penso che il Verilog-A manul in grado di rispondere a tutte le domande ur.