Perché-time setup ve in relazione DC

[smith_kang]

salve,
Perché non c'è tempo di setup ve in tempi DC report.Is a che fare con la Biblioteca delle cellule std

 

[utmseng]

Questo è quello che ho capito.

Qualcuno per favore correggetemi se sbaglio.

Il tempo di setup in DC è determinare la lib, basato sulla tabella 2D di ricerca sul tempo di transizione di CLK e il pin di dati del flop.

In biblioteca, la tabella di ricerca per il tempo di installazione può contiene alcuni valori negativi, e quando il passaggio di ingresso del CLK e pin di dati interpola in queste regioni, quindi si possono ottenere tempi di configurazione negativa.

Ora, la domanda è: perché la tabella di ricerca per i tempi di configurazione può contenere un valore negativo?

Da quello che ho capito, se il ritardo per il percorso CLK nel flop è maggiore il ritardo per il percorso dei dati, questo significa che la CLK è effettivamente spinto fuori in al flop, e quindi hai più margine di tempo di installazione, e quindi È possibile ottenere il tempo di setup negativo.Aggiunto dopo 2 ore 52 minuti:Ho trovato ci sono alcuni thread interessante precedente nel corso della discussione.

Alcune delle questioni sollevate dai akp494 è molto utile.

http://www.edaboard.com/viewtopic.php?p=502850 # 502850