Per quanto riguarda il modo di fare Tristate basato disegni synthesizable

[pavankumarmnnit]

Hi everbody,
Sto avendo design (VHDL) per passare Banyan in cui vi è stato che alcune porte devono essere bloccate in alcune situazione ..così, "E 'obbligatorio che i tristates dovrebbe utilizzare nel mio progetto".L'ho fatto usando la codifica e sintetizzato Xilinx ISE simulatore ci ha dato avviso in merito tristates ma è sintetizzato e ho verificato anche la simulazione. Per ulteriori generazione utilizzando i modelli necessità di fare "DFT compilatore di sintesi".

Sono in grado di fare sintesi di design compilatore a causa della tristates nel mio disegno.l'errore non è in grado di risolvere i conflitti Tristate.Ho tamponato INOUT o porti che sono stati bloccati in qualche situazione nel mio codice ................

Prova ad aiutare in questa materia ...............

Grazie in anticipo ...................

 

[FVM]

I guess, stai parlando interno Tristate nodi?

 

[FVM]

Sono stato interno utilizzando Tristate in alcuni disegni con FPGA Altera Quartus e anche con precisione RTL sintesi in Lattice toolchain.Presumo, che sono disponibili con altri HDL sintesi, troppo.

Per comprendere le restrizioni in sintesi interna Tristate nodi, è importante sapere, che CPLD, FPGA o ASIC non hanno alcuna reale capacità interna Tristate, solo unidirezionale punto-punto le connessioni logiche tra le cellule.

Così Tristate costruire uno interno deve sempre essere tradotta in multiplexer.In un vero e proprio circuito Tristate, i conducenti possono più guidare contemporaneamente (anche se provoca un autobus contesa).Ciò non può accadere in multiplexer circuito, tutti i concorrenti consentire segnali per una particolare Tristate nodo deve essere associata ad un segnale inequivocabile multiplexer selezionare.

Tristate conflitti interni, rispettivamente, la mancata sintesi ususally accade, se non esiste un chiaro multiplexer selezionare condizione può essere trovato.Questo può essere il caso, la causa selezionare condizioni sono in realtà in conflitto, o almeno in parte sconosciuto.Devi cambiare il disegno di eliminare il problema.Come una semplice regola, selezionare tutte le condizioni dovrebbero essere derivati da asincrono logica da lo stesso segnale in modo esclusivo.

L'altra opzione sarebbe quella di utilizzare multiplexer invece di Tristate nodi esplicitamente nel tuo disegno.

 

[pavankumarmnnit]

if (s1 = 'Z' e S2 ='0 '), così come molti condizionali utilizzando Z vi sono stati nel mio programma .......Ho controllato Z utilizzando consentire quando è uscita, ma internamente nodo dovrebbe utilizzare i segnali di controllo ........cosa dire se sulla base di dichiarazioni Z.Ho bisogno di alcuni segnali di essere impostato quando s1 = 'Z'
ecc ................

 

[FVM]

Citazione:

Ho bisogno di alcuni segnali di essere impostato quando s1 = 'Z'