peccato onda codice

Q

qammer

Guest
salve
Ho bisogno di verilog codice sinusoidale.plz inviarmi il codice o dire idea di attuare in verilog.il mio id è mideaker.86 (at) gmail.com

 
Salve
Si trasmette in allegato copia del documento.Se non ti aiuta .... Si prega di premere su mi ha aiutato

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Molto Felice" border="0" />

............http://www.edaboard.com/viewtopic.php?p=1006735 # 1006735

 
Citazione:

Verilog fornisce il peccato $ () funzione di sistema
 
Xilinx XST non supporta ancora i Verilog funzioni matematiche a portata di mano, anche per la costante calcolo.Il XST 10.1i Guida fornisce una breve lista di sistema supportati diversi compiti e funzioni, e poi dice: "tutte le altre ignorate".Rumors indicano che potrebbe cambiare in versione 11.Modelsim ha sostenuto peccato $ () per anno.peccato $ () è elencato nella sezione di 17,11 IEEE Std 1365-2005.

 
C'è un synthesisable sinusoidale generatore in VHDL su questo sito,

http://www.doulos.com/knowhow/vhdl_designers_guide/models/sine_wave_generator/

Non so se si può rubare qualche idea's da lì.

 
Old Nick ha scritto:

C'è un synthesisable sinusoidale generatore in VHDL su questo sito,http://www.doulos.com/knowhow/vhdl_designers_guide/models/sine_wave_generator/Non so se si può rubare qualche idea's da lì.
 
amsut ha scritto:Old Nick ha scritto:

C'è un synthesisable sinusoidale generatore in VHDL su questo sito,http://www.doulos.com/knowhow/vhdl_designers_guide/models/sine_wave_generator/Non so se si può rubare qualche idea's da lì.
 
may cause some confusion for those not familiar with HDL NCO and similar applications.

Il termine synthesisable sinusoidale generatore
può causare una certa confusione per chi non ha familiarità con HDL NCO e applicazioni simili.

just means an effective way to generate and use a look-up-table.

A mio parere, molte applicazioni che trattano con onde sinusoidali sono excactly che necessitano di look-up-tavoli e synthesisable
solo, un modo efficace per produrre e utilizzare un look-up-table.Uno script può utilizzare le lingue come detto doulos esempio HDL o solo codice, come preferisco.Il peccato Verilog $ () di sostegno è stato discusso a questo proposito, con il risultato, che manca nelle attuali versioni di @ ltera strumenti di sintesi e Xilinx.In VHDL, sine "look-up-tabelle possono essere generati senza uno script rotonda almeno da @ ltera qu (a) rtus.
may also be understood as calculating a sine function value without a lock-up-table, but it would require a numeric processor performing an iterative solution.

Synthesisable
può anche essere inteso come calcolo di una funzione seno valore senza un lock-up-tavola, ma che richiedono un processore numerico che esegue una soluzione iterativa.In questo modo, si può synthesisable e, utilizzando un indirizzo IP di base, non solo una semplice funzione di HDL peccato $ () o in Verilog IEEE.MATH_REAL.SIN in VHDL.

Come in molti EDAboard in discussione, l'originale è stato piuttosto ambiguo.Non c'è alcun motivo per avere sconvolto se qualcuno capisce la differenza, penso.

 
Old Nick ha scritto:amsut ha scritto:Old Nick ha scritto:

C'è un synthesisable sinusoidale generatore in VHDL su questo sito,http://www.doulos.com/knowhow/vhdl_designers_guide/models/sine_wave_generator/Non so se si può rubare qualche idea's da lì.
 
Hi amsut, non so come funziona internamente Modelsim, ma non ho mai visto alcuna indizi che esso utilizza il C o altro linguaggio intermedio in cui la compilazione di HDL.Compila veloce, so
I'm guessing tuo HDL si traduce direttamente in formato eseguibile alcuni interno, e poi lo esegue.

Strumenti di simulazione di solito sono molto più ampia di sostegno HDL lingue di strumenti di sintesi.La tua domanda iniziale chiesto Verilog solo, e non ha fatto menzione di sintesi o di simulazione.

Non vedo l'ora di quando un giorno, Xilinx aggiunge funzioni matematiche in virgola mobile e il supporto per
il Verilog XST 'iniziale' blocchi.Poi sarò in grado di riempire una ROM di matematica con una tabella come un sinusoidale da un semplice iscritto due righe 'per' loop.Al momento, io uso C o MATLAB o il mio Modelsim testbench la matematica per calcolare e generare un file contenente Verilog inizializzazione dichiarazioni (vedi `comprendere) o dati numerici (v. readmemb $ e $ readmemh) che sono supportate da XST.

Se si desidera calcolare sin (x) utilizzando qualcosa di simile Taylor serie matematica, e l'abbiano in essere synthesizable FPGA utilizzando strumenti
di oggi, allora questo
è un problema diverso.

 
Amsut non ha sollevato la questione.Egli solo ha sconvolto su designazione sine tabella di utilizzo come synthesisable codice.as table generation, eg for a NCO.

L'intenzione iniziale è ancora sconosciuto, anche se vorrei capire il codice per sinusoidale

tabella generazione come,
ad esempio per un sottufficiale.

 
original question" (incorrectly referring to Amsut) instead of " the
original question" (referring to qammer's question).

Oops, ho accidentalmente "la tua
domanda iniziale" (erroneamente riferimento al Amsut) invece di "la
domanda" (che
fa riferimento a qammer
della domanda).Siamo spiacenti per il mix-up.

 
echo47 ha scritto:

Hi amsut, non so come funziona internamente Modelsim, ma non ho mai visto alcuna indizi che esso utilizza il C o altro linguaggio intermedio in cui la compilazione di HDL.
Compila veloce, so I'm guessing tuo HDL si traduce direttamente in formato eseguibile alcuni interno, e poi lo esegue.Strumenti di simulazione di solito sono molto più ampia di sostegno HDL lingue di strumenti di sintesi.
La tua domanda iniziale chiesto Verilog solo, e non ha fatto menzione di sintesi o di simulazione.Non vedo l'ora di quando un giorno, Xilinx aggiunge funzioni matematiche in virgola mobile e il supporto per il Verilog XST 'iniziale' blocchi.
Poi sarò in grado di riempire una ROM di matematica con una tabella come un sinusoidale da un semplice iscritto due righe 'per' loop.
Al momento, io uso C o MATLAB o il mio Modelsim testbench la matematica per calcolare e generare un file contenente Verilog inizializzazione dichiarazioni (vedi `comprendere) o dati numerici (v. readmemb $ e $ readmemh) che sono supportate da XST.Se si desidera calcolare sin (x) utilizzando qualcosa di simile Taylor serie matematica, e l'abbiano in essere synthesizable FPGA utilizzando strumenti di oggi, allora questo è un problema diverso.
 
amsut ha scritto:Old Nick ha scritto:amsut ha scritto:Old Nick ha scritto:

C'è un synthesisable sinusoidale generatore in VHDL su questo sito,http://www.doulos.com/knowhow/vhdl_designers_guide/models/sine_wave_generator/Non so se si può rubare qualche idea's da lì.
 
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