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missbirdie
Guest
Ciao
Ho bisogno di aiuto in parallelo di seguito per convertitore seriale ..Qual è il valore di carico dovrebbe essere?deve essere come un orologio?causa in tutti i casi di tentato l'uscita è solo l'ultimo pezzo del registro a scorrimento ..o c'è qualcosa di sbagliato con il codice??library IEEE;
uso IEEE.std_logic_1164.ali;
uso IEEE.numeric_std.ali;
entità pts2 è
Port (CLK: in std_logic;
parallel_in: in std_logic_vector (7 downto 0);
carico: in std_logic;
serial_out: out std_logic);
fine pts2;
architettura comportamentale di pts2 è
reg segnale: std_logic_vector (7 downto 0);iniziareprocess (clk)
iniziare
if (clk'event e clk = '1 ') then
if (load = '1 ') then
reg <= parallele;
altro
reg <= reg (6 downto 0) & '0 ';
end if;
end if;
end process;
serial_out <= reg (7);
fine comportamentali;Aggiunto dopo 3 ore e 14 minuti:Ho davvero bisogno di un codice molto semplice ..cause I dunno Come posso assegnare il segnale di carico!
Ho bisogno di aiuto in parallelo di seguito per convertitore seriale ..Qual è il valore di carico dovrebbe essere?deve essere come un orologio?causa in tutti i casi di tentato l'uscita è solo l'ultimo pezzo del registro a scorrimento ..o c'è qualcosa di sbagliato con il codice??library IEEE;
uso IEEE.std_logic_1164.ali;
uso IEEE.numeric_std.ali;
entità pts2 è
Port (CLK: in std_logic;
parallel_in: in std_logic_vector (7 downto 0);
carico: in std_logic;
serial_out: out std_logic);
fine pts2;
architettura comportamentale di pts2 è
reg segnale: std_logic_vector (7 downto 0);iniziareprocess (clk)
iniziare
if (clk'event e clk = '1 ') then
if (load = '1 ') then
reg <= parallele;
altro
reg <= reg (6 downto 0) & '0 ';
end if;
end if;
end process;
serial_out <= reg (7);
fine comportamentali;Aggiunto dopo 3 ore e 14 minuti:Ho davvero bisogno di un codice molto semplice ..cause I dunno Come posso assegnare il segnale di carico!