C
cafukarfoo
Guest
Ciao Sir / Madam,
Qualcuno può mostrarmi come fare lo script di simulazione utilizzando ncsim Cadence e di sintesi utilizzando Synopsys DC per RTL di sotto del quale includere un pacchetto?
Grazie.
Library IEEE;
uso IEEE.std_logic_1164.ali;
uso IEEE.std_logic_arith.all;
uso IEEE.std_logic_unsigned.all;
RecordTypes pacchetto è
Tipo R1_type è record
L: integer range 0 downto 7;
J: std_logic;
end record;
fine RecordTypes;
Library IEEE;
uso IEEE.std_logic_1164.ali;
uso IEEE.std_logic_arith.all;
uso IEEE.std_logic_unsigned.all;
uso work.RecordTypes.all;
record entità è
porto (A1, A2: in std_logic;
B1, B2: range intero 0 a 7;
Y: out R1_type);
record end entity;
RTL architettura di documenti è
Segnale M: R1_type;
begin - RTL
p_test: processo (A1, A2, B1, B2, C)
begin - processo p_test
ML <= B1 B2;
MJ <= A1 e A2;
p_test fine processo;end RTL;
Qualcuno può mostrarmi come fare lo script di simulazione utilizzando ncsim Cadence e di sintesi utilizzando Synopsys DC per RTL di sotto del quale includere un pacchetto?
Grazie.
Library IEEE;
uso IEEE.std_logic_1164.ali;
uso IEEE.std_logic_arith.all;
uso IEEE.std_logic_unsigned.all;
RecordTypes pacchetto è
Tipo R1_type è record
L: integer range 0 downto 7;
J: std_logic;
end record;
fine RecordTypes;
Library IEEE;
uso IEEE.std_logic_1164.ali;
uso IEEE.std_logic_arith.all;
uso IEEE.std_logic_unsigned.all;
uso work.RecordTypes.all;
record entità è
porto (A1, A2: in std_logic;
B1, B2: range intero 0 a 7;
Y: out R1_type);
record end entity;
RTL architettura di documenti è
Segnale M: R1_type;
begin - RTL
p_test: processo (A1, A2, B1, B2, C)
begin - processo p_test
ML <= B1 B2;
MJ <= A1 e A2;
p_test fine processo;end RTL;