orologio tensioni

[cjupiter]

Quando l'applicazione di orologi acceso condensatore circuiti, quale sarebbe l'ottimale l'ampiezza di orologio.vale a dire.dovrebbe essere pari, leggermente più grande, o molto più grande di soglia della tensione mosfet?

 

[cetc1525]

Penso che il rumore e
il tasso prima cosa.

 

[anadigi]

Ovviamente l'ampiezza SHD essere molto superiore a quella soglia di tensione ..<img src="http://www.edaboard.com/images/smiles/icon_eek.gif" alt="Shocked" border="0" />

 

[devrimaksin]

L'ampiezza del corso dovrebbe essere molto elevato
threshol di tensione,
che si desidera utilizzare i transistor come un interruttore
così il loro equivalente sulla resistenza deve essere
il più piccolo possibile
Ron = 1/beta / (VGS-Vt)
in modo da aumentare VGS, Ron diminuisce

 

[huanchou]

A mio avviso, la tensione deve essere il più elevato possibile (tensione ferroviario),
SNR sarà il migliore.

 

[borodenkov]

Più alto è il migliore ..Normalmente tensione di alimentazione viene utilizzata.Tuttavia a volte il rafforzamento orologio (applicando tensione superiore rispetto VDD) è utilizzata per aumentare la linearità passare.Tuttavia, che introdurrà il problema della porta di ossido di affidabilità.

 

[terryssw]

In termini di affidabilità ossido cancello, ho qualche dubbio (In realtà io non sono del tutto sicuro e voglio ottenere alcune osservazioni da parte di tutti voi): Se utilizzo di bootstrap circuito, per assicurarsi la porta sorgente di tensione costante pari a VDD, poi a qualsiasi momento la massima tensione in tutta l'ossido è uguale a VDD, e questo non dovrebbe creare problemi di ossido di affidabilità.Ma come la maggior parte porta tensione?Se lavoro in questo modo la porta alla rinfusa tensione supera VDD, ho ragione?intende contribuire alla porta-ossido di problemi?

 

[borodenkov]

Per quanto ho capito ..

L'originale boostrap circuito orologio produce tensioni che sono superiori a quelli VDD (ad esempio pompe di tensione descritti in Baker / Li / Boyce CMOS libro).Il livello di tensione l'orologio è costante,
in modo VGS di nuovo il segnale è a carico, anche se superiore a quella normale quando si usa l'orologio.Questo approccio può causare problemi con la porta di ossido di attendibilità.

Modificato circuito come descritto nella sezione "A 1.5-V, 10-bit, 14.3-MS / s CMOS Pipeline analogico-digitale del convertitore" da Abo & Gray VGS fornisce costante pari a VDD (in modo che il segnale è Vg dipendente).Essi scrivono che tale circuito non ridurre l'ossido di affidabilità, per cui sembra che, se sarà superiore VGB VDD, non causa problemi di affidabilità.

Qualcuno può spiegare in termini di dispositivo di fisica?