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elet-ita
Guest
http://www.pldesignline.com/showArticle.jhtml?articleID=210601830&cid=NL_pldl
Beh, la gente a Achronix Semiconductor sono finalmente uscito dalla modalità stealth e balzò al centro del palco per annunciare che hanno già iniziato le consegne di FPGA più veloce del mondo.
La famiglia Speedster, con il SPD60 (pronunciato "Speedy-60") come membri iniziali, utilizza Achronix brevettata tecnologia di accelerazione delle picoPIPE per fornire velocità fino a 1.5 GHz, che rappresenta un triplice incremento di prestazioni su FPGA più veloce esistente.La gente a Achronix dire che i clienti dei loro tempestivo impegno hanno già trovato il successo con Speedster nelle applicazioni che richiedono prestazioni di tipo ASIC, come il networking, le telecomunicazioni, di test e misura, la crittografia e altre applicazioni ad alte prestazioni.Questi tipi di applicazioni sono la persona ideale per la famiglia di FPGA Speedster.
FPGA che correre più veloce di ASIC?
Ora tenere nel tuo cappello, perché io sto per dire una parola paura ...asincrono!Ecco, l'ho detto e non mi vergogno affatto.That's right, il tessuto di base delle FPGA Speedster è asincrona, eliminando così le eventuali limitazioni associate a distribuzioni di clock globale.Il risultato finale è che Speedster FPGA può realmente correre più veloce di molti standard Cell ASIC come illustrato di seguito
etto questo, FPGA Speedster sono sincroni a loro interfaccia I / O, in modo da apparire come qualsiasi altro chip per quanto riguarda il mondo esterno è in questione.
Codice HDL e strumenti esistenti continuano a lavorare
Ora, la vostra reazione impulsiva può essere qualcosa del tipo: "Porca miseria, io non ho il tempo per imparare a creare disegni asincroni!"Beh, non temere, perché non devi fare nulla.Questo è dove le cose iniziano a diventare molto, molto intelligente.
Anche se è vero che il tessuto Speedster sottostante è asincrona, è anche basata su 4 tradizionale look input-up tabelle (LUT), blocchi di RAM, moltiplicatori, e così via.La differenza è che non ci sono i registri di per sé, tutti gli elementi nel tessuto Speedster sono separati (o connessi / collegati, a seconda dei punti di vista) di autotemporizzato asincrono micro-stadi di pipeline, conosciuta come la tecnologia picoPIPE .
La realtà, cosa davvero interessante è che non devi per adattare il codice HDL (Verilog e VHDL), con una implementazione Achronix in mente.Solo per il gusto di un esempio, supponiamo si sta lavorando su un progetto esistente, che è stato originariamente destinato ad un ASIC attuazione.Pericolo ulteriore Let's a dire che questo progetto comporta domini di clock multipli con una miscela di orologi gated e delle Nazioni Unite-gated orologi.È questo sarà un problema?No worries (come si suol dire "Down Under"), perché gli strumenti di progettazione saranno essenzialmente scartare gli orologi comunque.
Per inciso, questo significa che usare la Speedster FPGA per il prototipo di design ASIC è particolarmente facile, perché è possibile utilizzare il codice HDL stesso per entrambi.Ma ...perché preoccuparsi di creare un ASIC a tutti?In molti casi, si può decidere che un FPGA Speedster è la soluzione migliore applicazione per la vostra applicazione particolare.<img src="http://i.cmpnet.com/pldesignline/2008/09/ach-03.jpg" border="0" alt="New 1.5 GHz FPGAs shipping now (Faster than ASIC) !" title="Nuove da 1.5 GHz FPGA spedizione ora (è più veloce di ASIC)!"/>Ora, un problema che abbiamo in genere vedere quando il dispositivo nuove architetture posteriore, le loro teste brutto è la necessità di acquistare, imparare, e utilizzare una suite di strano e meraviglioso di nuovi proprietari, e (spesso) gli strumenti di progettazione buggy.Ebbene, ancora una volta dobbiamo prendere il cappello ai ragazzi e ragazze a Achronix, perché hanno affrontato questa preoccupazione anche ...
In realtà, Achronix ha collaborato con i fornitori leader di sintesi per rendere l'industria strumenti standard e metodologie compatibili con la famiglia Speedster.I progettisti possono sfruttare le loro attuali Verilog e VHDL disegni.L'ambiente CAD Achronix supporta sia Synopsys (ex Synplicity) Synplify Pro e Mentor Graphics 'di precisione strumenti di sintesi per la sintesi di RTL.In aggiunta, l'ambiente Achronix CAD fornisce tutti gli strumenti necessari per la realizzazione fisica, l'ottimizzazione delle prestazioni, l'analisi di temporizzazione, la simulazione, il debug e la programmazione del dispositivo.
Ulteriori informazioni sulla famiglia Speedster
Il primo membro della famiglia Speedster, la SPD60, vanta 47.040 LUT, 144 x 18Kbit Block RAM, 735 Kbit di RAM distribuita, 98 18x18 moltiplicatori, 8 x SerDes 5 Gbps, 20 x SerDes 10.3Gbps, 4 x Controller DDR2/DDR3, 16 PLL, ...e l'elenco potrebbe continuare.
La tecnologia Achronix accelerazione picoPIPE velocità di spostamento dei dati strada attraverso il tessuto FPGA.In assenza di un orologio mondiale, le fasi picoPIPE utilizzare protocolli semplice stretta di mano per controllare in modo efficiente il flusso dei dati, con conseguente prestazioni significativamente migliorate, tutti insieme con RTL standard per la progettazione di entrata e impiegano strumenti familiari FPGA.Con l'accoppiamento di questa tecnologia innovativa con un 10,3 Gbps serializzatore / deserializzatore (SerDes) per facilitare elevato throughput di sistema ed integrato DDR2/DDR3 controller per l'interfaccia di memoria ad alta velocità, la famiglia Speedster prevede l'I / O di velocità all'altezza delle sue prestazioni di base in sospeso.Il dispositivo è prodotto in alte prestazioni TSMC a 65 nm G processo CMOS.
La Speedster 10,3 Gbps SerDes supporta numerose interfacce ad alta velocità, come PCI Express (Generations 1 e 2), Gigabit Ethernet, CEI-6G, backplane a 10 Gbps, XAUI, xfi, Rapid Serial IO, e Infiniband.FPGA Speedster anche DDR2/DDR3 livello fisico e controller sostenere una velocità di interfaccia di memoria fino a 1066 Mbps.dati standard interfacce percorso, tra cui PCI / PCI-X, SPI-4.2, SFI-Hypertransport 4.1 e sono supportati.
Prezzi e disponibilità
Considerando il fatto che hanno appena annunciato ufficialmente se stessi, la gente a Achronix hanno certamente toccato il suolo in esecuzione, perché hanno diretto uffici vendita negli Stati Uniti, Corea e Giappone, inoltre, mi dicono che le vendite a livello mondiale, di sostegno, e il canale di distribuzione per Achronix FPGA è già stato stabilito e addestrati in tutti gli altri mercati principali.
Prezzo del volume per le gamme Speedster famiglia di FPGA da meno di $ 200 a $ 2500.Per ulteriori informazioni, si prega di contattare la gente a Achronix (www.achronix.com) e dire loro: "Max dice Hi".
Beh, la gente a Achronix Semiconductor sono finalmente uscito dalla modalità stealth e balzò al centro del palco per annunciare che hanno già iniziato le consegne di FPGA più veloce del mondo.
La famiglia Speedster, con il SPD60 (pronunciato "Speedy-60") come membri iniziali, utilizza Achronix brevettata tecnologia di accelerazione delle picoPIPE per fornire velocità fino a 1.5 GHz, che rappresenta un triplice incremento di prestazioni su FPGA più veloce esistente.La gente a Achronix dire che i clienti dei loro tempestivo impegno hanno già trovato il successo con Speedster nelle applicazioni che richiedono prestazioni di tipo ASIC, come il networking, le telecomunicazioni, di test e misura, la crittografia e altre applicazioni ad alte prestazioni.Questi tipi di applicazioni sono la persona ideale per la famiglia di FPGA Speedster.
FPGA che correre più veloce di ASIC?
Ora tenere nel tuo cappello, perché io sto per dire una parola paura ...asincrono!Ecco, l'ho detto e non mi vergogno affatto.That's right, il tessuto di base delle FPGA Speedster è asincrona, eliminando così le eventuali limitazioni associate a distribuzioni di clock globale.Il risultato finale è che Speedster FPGA può realmente correre più veloce di molti standard Cell ASIC come illustrato di seguito
etto questo, FPGA Speedster sono sincroni a loro interfaccia I / O, in modo da apparire come qualsiasi altro chip per quanto riguarda il mondo esterno è in questione.Codice HDL e strumenti esistenti continuano a lavorare
Ora, la vostra reazione impulsiva può essere qualcosa del tipo: "Porca miseria, io non ho il tempo per imparare a creare disegni asincroni!"Beh, non temere, perché non devi fare nulla.Questo è dove le cose iniziano a diventare molto, molto intelligente.
Anche se è vero che il tessuto Speedster sottostante è asincrona, è anche basata su 4 tradizionale look input-up tabelle (LUT), blocchi di RAM, moltiplicatori, e così via.La differenza è che non ci sono i registri di per sé, tutti gli elementi nel tessuto Speedster sono separati (o connessi / collegati, a seconda dei punti di vista) di autotemporizzato asincrono micro-stadi di pipeline, conosciuta come la tecnologia picoPIPE .
La realtà, cosa davvero interessante è che non devi per adattare il codice HDL (Verilog e VHDL), con una implementazione Achronix in mente.Solo per il gusto di un esempio, supponiamo si sta lavorando su un progetto esistente, che è stato originariamente destinato ad un ASIC attuazione.Pericolo ulteriore Let's a dire che questo progetto comporta domini di clock multipli con una miscela di orologi gated e delle Nazioni Unite-gated orologi.È questo sarà un problema?No worries (come si suol dire "Down Under"), perché gli strumenti di progettazione saranno essenzialmente scartare gli orologi comunque.
Per inciso, questo significa che usare la Speedster FPGA per il prototipo di design ASIC è particolarmente facile, perché è possibile utilizzare il codice HDL stesso per entrambi.Ma ...perché preoccuparsi di creare un ASIC a tutti?In molti casi, si può decidere che un FPGA Speedster è la soluzione migliore applicazione per la vostra applicazione particolare.<img src="http://i.cmpnet.com/pldesignline/2008/09/ach-03.jpg" border="0" alt="New 1.5 GHz FPGAs shipping now (Faster than ASIC) !" title="Nuove da 1.5 GHz FPGA spedizione ora (è più veloce di ASIC)!"/>Ora, un problema che abbiamo in genere vedere quando il dispositivo nuove architetture posteriore, le loro teste brutto è la necessità di acquistare, imparare, e utilizzare una suite di strano e meraviglioso di nuovi proprietari, e (spesso) gli strumenti di progettazione buggy.Ebbene, ancora una volta dobbiamo prendere il cappello ai ragazzi e ragazze a Achronix, perché hanno affrontato questa preoccupazione anche ...
In realtà, Achronix ha collaborato con i fornitori leader di sintesi per rendere l'industria strumenti standard e metodologie compatibili con la famiglia Speedster.I progettisti possono sfruttare le loro attuali Verilog e VHDL disegni.L'ambiente CAD Achronix supporta sia Synopsys (ex Synplicity) Synplify Pro e Mentor Graphics 'di precisione strumenti di sintesi per la sintesi di RTL.In aggiunta, l'ambiente Achronix CAD fornisce tutti gli strumenti necessari per la realizzazione fisica, l'ottimizzazione delle prestazioni, l'analisi di temporizzazione, la simulazione, il debug e la programmazione del dispositivo.
Ulteriori informazioni sulla famiglia Speedster
Il primo membro della famiglia Speedster, la SPD60, vanta 47.040 LUT, 144 x 18Kbit Block RAM, 735 Kbit di RAM distribuita, 98 18x18 moltiplicatori, 8 x SerDes 5 Gbps, 20 x SerDes 10.3Gbps, 4 x Controller DDR2/DDR3, 16 PLL, ...e l'elenco potrebbe continuare.
La tecnologia Achronix accelerazione picoPIPE velocità di spostamento dei dati strada attraverso il tessuto FPGA.In assenza di un orologio mondiale, le fasi picoPIPE utilizzare protocolli semplice stretta di mano per controllare in modo efficiente il flusso dei dati, con conseguente prestazioni significativamente migliorate, tutti insieme con RTL standard per la progettazione di entrata e impiegano strumenti familiari FPGA.Con l'accoppiamento di questa tecnologia innovativa con un 10,3 Gbps serializzatore / deserializzatore (SerDes) per facilitare elevato throughput di sistema ed integrato DDR2/DDR3 controller per l'interfaccia di memoria ad alta velocità, la famiglia Speedster prevede l'I / O di velocità all'altezza delle sue prestazioni di base in sospeso.Il dispositivo è prodotto in alte prestazioni TSMC a 65 nm G processo CMOS.
La Speedster 10,3 Gbps SerDes supporta numerose interfacce ad alta velocità, come PCI Express (Generations 1 e 2), Gigabit Ethernet, CEI-6G, backplane a 10 Gbps, XAUI, xfi, Rapid Serial IO, e Infiniband.FPGA Speedster anche DDR2/DDR3 livello fisico e controller sostenere una velocità di interfaccia di memoria fino a 1066 Mbps.dati standard interfacce percorso, tra cui PCI / PCI-X, SPI-4.2, SFI-Hypertransport 4.1 e sono supportati.
Prezzi e disponibilità
Considerando il fatto che hanno appena annunciato ufficialmente se stessi, la gente a Achronix hanno certamente toccato il suolo in esecuzione, perché hanno diretto uffici vendita negli Stati Uniti, Corea e Giappone, inoltre, mi dicono che le vendite a livello mondiale, di sostegno, e il canale di distribuzione per Achronix FPGA è già stato stabilito e addestrati in tutti gli altri mercati principali.
Prezzo del volume per le gamme Speedster famiglia di FPGA da meno di $ 200 a $ 2500.Per ulteriori informazioni, si prega di contattare la gente a Achronix (www.achronix.com) e dire loro: "Max dice Hi".