Multiplexer per passare due orologi indipendenti

[nemolee]

Ci sono due sorgente di clock indipendenti, clk1 e CLK2.Ora devi attivare queste due clock da clk1 a CLK2 o da CLK2 a clk1 basato su uno sig_sel segnale di controllo ad alta e bassa.Come possiamo passare questi due clock e non c'è alcun glitch si è verificato.Chiunque può dare un esempio per descrivere questo caso.Grazie.

 

[nand_gates]

Ricerca di seguito l'articolo sulla rete!
Commutazione.Asincrono Orologi, Vijay Nebhrajani

Hope this helps!
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[nemolee]

Grazie, questo è veramente un buon design per tutti coloro che hanno bisogno di mux clock asincrona.Ho usato nel mio circuito digitale e non vi è alcun glitch di nuovo.Grazie.
Avviso: E 'importante applicare questo circuito nel MUX di clock per impedire la generazione del segnale glitch.

 

[cnspy]

Che il circuito non funziona davvero?

Se il clk_sel è 0, l'uscita del J1 è 1.Poi l'uscita di S1 è 1.
poi tutti gli orologi di origine vengono selezionati per il out_clk.

 

[jarodz]

Hi nand_gates,
Io non sono la comprensione di questo circuito entrily.
Si perché, J1 è feedbacked essere o con ~ clk_sel e clk_sel rispettivamente?

Saluti,
Jarod

 

[nand_gates]

Ciao Jarod,
In primo luogo la clk_sel seleziona la linea è aynchonous ingresso ad entrambi gli orologi in modo
abbiamo bisogno di synchonize in entrambi i domini di clock ossia in clk1 clock di dominio
e in CLK2 dominio di clock in modo che stiamo usando due sincronizzatore fase in entrambi i clock
domini.
Ora, ogni orologio avrà la sua versione di sincronizzazione di selezionare la linea, e questo è ancora
Non basta, perché può portare a glich in o mux / p.
S1 e J1 sono rinviati a glich aviod in uscita.Prima di consentire
il clk1 a comparire in mux O / P abbiamo bisogno di assicurarsi che il CLK2 è
già bloccato con la sua versione di sincronizzazione di S1 cioè selezionare il segnale.Questo S1 è asynch
segnale per clk1 quindi abbiamo bisogno di synchonize esso.Quindi siamo anche passarlo thro '
due synchonizer fase di ORing con clk_sel.Lo stesso vale per CLK2 anche.
Spero che questo cancella foto ur del mux clk!

 

[nemolee]

Devo informare tutti questo circuito sono alcuni bug.L'idea originale è giusto.Ma l'attuazione dei problemi.Avete per risolvere questo circuito.Aggiunto dopo 18 minuti:Ho sistemato il circuito originale.Per il vostro riferimento. [/ Img]
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[nemolee]

Spiacente!Ho messo un'immagine sbagliata.Ho già verificato questo circuito.La funzione è OK.
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[Tut]

Senza problemi di commutazione tra gli orologi:

http://www.xilinx.com/xcell/xl24/xl24_20.pdf

 

[nand_gates]

Spiacente, qui è quello corretto!
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