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atran_zh
Guest
Ciao a tutti
Nizza per partecipare a questo forum.Qualcuno ha esperienza con il codice Verilog HDL per Delta-Sigma DAC.Ho simulato il delta-sigma loop multi-bit per la rete WLAN con Matlab
OSR = 4 (Ratio Oversampling)
BW = 10 MHz (larghezza di banda)
La simulazione MATLAB mostra che il SQNR realizzato per il caso del 4 per MASH con 5 bit di quantizzazione è di 73 dB, mentre il SQNR richiesto è di 68 dB.
Ora devo scrivere il codice Verilog per questo blocco Matlab.Ho iniziato con il primo ordine, secondo ordine in Verilog HDL, ma vedo la simulazione è totalmente diverso con quello da Matlab, il rumore è NO sagomata con il codice Verilog.E ora sto cercando di correggere gli errori, ma è molto difficile, perché ho poco exprience molto con il digitale-design.
Qualcuno mi può aiutare, o dare qualche consiglio?Qualcuno ha qui il codice Verilog solo per ordine delta-sigma 2 loop?Aggiunto dopo 1 minuti:Se siete interessati, posso caricare il mio risultato della simulazione con Matlab al forum.
Nizza per partecipare a questo forum.Qualcuno ha esperienza con il codice Verilog HDL per Delta-Sigma DAC.Ho simulato il delta-sigma loop multi-bit per la rete WLAN con Matlab
OSR = 4 (Ratio Oversampling)
BW = 10 MHz (larghezza di banda)
La simulazione MATLAB mostra che il SQNR realizzato per il caso del 4 per MASH con 5 bit di quantizzazione è di 73 dB, mentre il SQNR richiesto è di 68 dB.
Ora devo scrivere il codice Verilog per questo blocco Matlab.Ho iniziato con il primo ordine, secondo ordine in Verilog HDL, ma vedo la simulazione è totalmente diverso con quello da Matlab, il rumore è NO sagomata con il codice Verilog.E ora sto cercando di correggere gli errori, ma è molto difficile, perché ho poco exprience molto con il digitale-design.
Qualcuno mi può aiutare, o dare qualche consiglio?Qualcuno ha qui il codice Verilog solo per ordine delta-sigma 2 loop?Aggiunto dopo 1 minuti:Se siete interessati, posso caricare il mio risultato della simulazione con Matlab al forum.