moltiplicatore di frequenza

[Anil Rana]

Ciao a tutti
Quali circuiti o methdology è utilizzato per moltiplicatore di frequenza? Sappiamo circa il divisore di frequenza che usa metodi come contatori di dividere la frequecy.how freqency multilpier attuate in chip FPGA come?

 

[IanP]

Il metodo migliore per moltiplicare la frequenza si basa su PLL.
Qui si ha un link "PLL in Cyclone II" FPGA:
http://www. ltera.com/products/devices/cyclone2/features/cy2-pll_features.html @
http://www. @ ltera.com /
support / dispositivi / pll_clock / Nozioni di base / PLL-basics.html
Saluti,
IanP

 

[Kaiser]

- Moltiplicatore di serie del modulo --

modulo mult (clk, carico, ain, bin, e ter, fatto);

input clk, carico / / clock e carico / segnale di avvio
input [31:0] ain, bin;
/ / E multiplicand moltiplicatore di n bit
output [63:0] EB / / prodotto di 2n bit
uscita fatto; / / prodotto pronto per il segnale

reg [31:0] a / / tenere copia del multiplicand
reg [63:0] EB / / tenere moltiplicatore e di prodotto
reg fatto; / / moltiplicazione fatto e pronto risultato segnale
reg [5:0] i; / / moltiplicazione loop counter

iniziale iniziare done = 0; i = 0; fine
/ / Falso fatto con l'avvio e loop counter zero
/ / Per consentire una corretta funzione di 'sempre' al di sotto di blocco

filo [32:0] = s ter [63:32] ((EB [0])? uno: 32'd0);
/ / 'S' vale sempre la somma dei prodotti accum
/ / E il basso per il moltiplicatore di volte la
/ / Multiplicand

sempre @ (posedge clk) inizia / / è un clock di sistema
if (load & & (i == 0)) inizia / / avviare una mult a carico,
in caso di inattività, (i == 0)
done <= 0; / / non fare ancora
a <= Ain / / caricare il multiplicand
EB [63:32] <= 0; / / zero il prodotto accumulato
EB [31:0] <= bin / / caricare il moltiplicatore
i <= 32; / /
impostiamo il loop counter
fine
if (i! = 0) inizia / / se multiplicant in corso
EB [63:0] <= (s, ter [31:1]);
/ / Aggiornamento del combinato accum
/ / Prodotti e spostamento del moltiplicatore
i <= i-1; / / Decr loop count
if (i == 1) done <= 1; / / siamo ancora fatto?
fine
fine

endmodule
Siamo spiacenti, ma è necessario il login per visualizzare questo attaccamento

 

[dBUGGER]

salve,
O di un PLL DCM (Digital Clock manager) è utilizzato per raggiungere la frequenza di moltiplicazione / divisione o un orologio a spostamento di fase.

Con i migliori saluti,

 

[eeeraghu]

L'orologio digitale manager gestisce automaticamente la frequenza di moltiplicazione e la divisione in base alle richieste di ingresso e di alcuni vincoli previsti outpu

 

[Anil Rana]

grazie molto per avermi aiutato out.Will qualcuno di voi è chiaro cosa DCM

 

[silencer3]

DCM è Orologio digitale Manager.Questo è uno strumento distinto in XILINX ISE.Utilizzando questo siamo in grado di generare un CORE che possiamo istanziare nella nostra FPAG progettazione e l'uso per qualsiasi manipolazione Frequecny come moltiplicazione o divisione.

 

[eeeraghu]

Invece di configurazione di un orologio pin per collegare direttamente in un orologio interno albero, pin che può essere usato per guidare una speciale funzione di hard-wired, chiamato clockmanager che genera un certo numero di orologi figlia.questi orologi figlia può essere usato per guidare albero clock interno o esterno o / p pin che può essere utilizzato per fornire servizi di clock ad altri dispositivi di accoglienza circuito.

ciascuna famiglia di FPGA hanno proprio il tipo di orologio manager.

saluti
Raghu

 

[nhoctop]

Grazie per il vostro aiuto.Ma qualcuno potrebbe darmi un esempio di esecuzione in forma d'onda della FPGA e moltiplicando orologio?Ho bisogno di molto.Grazie per il tuo tipo!