modalità di attuazione del ritardo

[shiningblue]

Ciao, ho una domanda circa l'attuazione di ritardo nella progettazione di chip.

E 'facile da implementare in Verilog per la simulazione, ma come può essere attuata in real chip?

utilizzando flip-flop?Come per il ritardo "0"?

 

[ahmad_abdulghany]

shiningblue ha scritto:

Ciao, ho una domanda circa l'attuazione di ritardo nella progettazione di chip.E 'facile da implementare in Verilog per la simulazione, ma come può essere attuata in real chip?utilizzando flip-flop?
Come per il ritardo "0"?

 

[kr_vinayak]

Se si desidera implementare un particolare valore di ritardo, quindi è possibile utilizzare la catena di inverter.È possibile ridimensionare in modo adeguato per ottenere un valore desiderato di ritardo.

Il concetto di ritardo 0 (chiamato delta ritardo) in Verilog è solo ai fini della simulazione.Nel mondo reale, non si può raggiungere 0 ritardo.

 

[tarkyss]

nella libreria standard cell, ci sono le celle di ritardo

 

[AlexWan]

Ora è anche filo di ritardo.

 

[koppolu1981]

Penso che ci saranno le macro disponibili a seconda dello strumento di sintesi, che sarebbe risultato in unità harware come buffer / inverter con alcuni ritardi specifici.
Siamo in grado di farne uso ..
Qualcuno mi corregga se sbaglio ...
Anche se uno ha pls consruct questi post it