J
jcheng
Guest
Io disegno un segnale di progetto misto con cadenza IC5.1, alcuni blocchi sono scritti in Verilog.Quando uso Verilog-in in cadenza IC5.1, vi è un errore: Yacc stack overflow.Chi può dirmi qual è il problema con il mio codice Verilog.Il codice è stato simulato da nc-Verilog, penso che sia corretto.Ma ora voglio fare un misto di simulazione digitale analogico, non riesco a caricare il codice Verilog digitale a IC5.1.Perché?