minima tensione di offset con 0.18um processo CMOS

[Ipanema]

Ragazzi,

Si può sapere qual è il contributo minimo ottenibile offset di tensione per il confronto nel 0.18um processo CMOS?Posso solo raggiungere /-6mV con una coppia di ingresso differenziale PMOS simulato nel processo e non corrispondente a Monte Carlo analisi.

La seconda fase di confronto svolgere un ruolo nello svolgimento offset di tensione?

Grazie.

 

[pfd001]

La tensione di offset dipende dal vostro progetto.Piccola Vdsat del transistor d'ingresso vi aiuterà a ridurre la tensione di offset.La fase sechond offset deve essere diviso per il guadagno del staage prima quando si riferisce al metodo di scrittura

 

[Ipanema]

La seconda fase contribuire alla offset di tensione?Dalla simulazione MC, la seconda fase non contribuisce alla tensione in ingresso offset.Si può sapere perché è così?

Grazie.

 

[andy2000a]

symet compensato dalla progettazione del circuito di mantenere la stessa Vds

ma casuale compensato da layout ..in gernel
TSMC, UMC hanno compensato i dati

come x / [(W * L) ^ 0.5]
MOS W / L sarà compensato

potete vedere alcune .. driver LCDquesto circuito richiedono un basso numero offset OPA

 

[pfd001]

Ipanema ha scritto:

La seconda fase contribuire alla offset di tensione?
Dalla simulazione MC, la seconda fase non contribuisce alla tensione in ingresso offset.
Si può sapere perché è così?Grazie.

 

[Hunter_BJUT]

2 ~ 10mV

 

[tia_design]

Parliamo spesso di input di cui offset.Quindi, se il guadagno del primo stadio è 1000, e la seconda fase offset è 20mV per esempio, quindi ingresso di cui offset è solo 20mV/1000 = 0.02mV, molto piccolo.È per questo che la seconda fase contribuire lillte offset a meno che il guadagno del primo stadio è molto piccolo, che non è ragionevole