Memory Map Decoder per 8051 variante

[czpir]

Hi All

Voglio la progettazione di un decodificatore mappa di memoria per il seguente scenario.

Sto usando una variante 8.051, con una speciale interfaccia di memoria.Questo ha 22 linee di indirizzo e 8 linee di dati.Ciò significa che potenzialmente 4 MB di memoria o di I / O può essere interfacciato.

Voglio aggiungere 2 MB di SRAM e 32 byte di I / O su microcontrollore.Questo è ciò che ho fatto

Ho collegato il linee di indirizzo A0-A4, I / O Device e le linee dati sono D0 a D7, ho collegato il linee di indirizzo A0-A21 per le stesse sul SRAM.

Questo lascia la A22 linea di indirizzo libero, ho anche una linea attiva CS basso, che sarebbe andato a basso per ogni I / O o di accesso alla memoria.Ho anche WR e linee di RD.

Alcun aiuto per il derivanti linea il CS per la SRAM e I / O del dispositivo sarebbe stato apprezzato, questo può essere fatto utilizzando le 74.138 o altro?

CZPIR.

 

[usbman]

Per un CS il 2 MB di confine è sufficiente collegare la A20 verso CS di RAM
Questo vi darà 2 MB a partire da 0x000000 (connettersi RD WR A0 .. A20 al SRAM)
Il tuo IO potrebbe essere fatta con l'A20 in basso allora il IO avrà inizio alle 0x200000.

usbman

 

[czpir]

UsbMan

Grazie per la risposta.Gradirei maggiori informazioni su quanto segue:

Can I / O collegati mediante A0 .. A4?Vorrei utilizzare il segnale invertito di A20 per il CS per l'I / O.Can you advice me sul chip inverter per un design 3Volt?

Credo che l'I / O comincerebbe a 0x2000000 e non a 0x200000 come lei ha detto.

Ho notato che la linea CS sul mio microontroller non sarebbe stato utilizzato.Questa è una linea negativa attivo che sarebbe andato a basso quando I / O o l'accesso alla RAM è fatto.

Saluti

CZPir