Memoria Prob bloccare l'accesso (ISE & qu (a) RTU)

[Childs]

Recentemente, mentre io sono la programmazione di un Spartan-3E bordo utilizzando edizione web ISE10.1, mi sono imbattuto il problema in cui il mio design superato l'elaborazione e la sintesi in cui ho impostato il vincolo temporale di 20ns (50MHz come sto usando l'oscillatore a bordo).Nessun avviso o di errore viene mostrato, ma la memoria operazione di scrittura non viene eseguita.Tuttavia dopo il programma di Spartan-3E, la memoria le operazioni di scrittura a volte non possono essere eseguite.Si noti che è "a volte" non può essere eseguita, ed è molto instabile.

Mi sono imbattuto lo stesso problema, mentre stavo usando mesi edizione Quartus2 web fa.Nessun avviso o di errore viene mostrato, ma la memoria operazione di scrittura non viene eseguita.E 'stato risolto, come ho messo il vincolo temporale di 10ns, e simula un secondo momento con velocità di 20ns CLK periodo.Tuttavia nel Spartan-3E design ora, non posso permettermi di mettere vincolo temporale di 10 ns, come la logica non è sufficiente.

Qualcuno sa su / incontro a questo problema?Qualsiasi idea di come risolvere?Grazie in anticipo ...

 

[sheik_vb]

Salve,

Puoi pubblicare il tuo rtl ...

 

[FVM]

50 MHz è piuttosto lento per il chip di memoria, mi aspetto un problema di base di progettazione.

 

[Childs]

FVM ha scritto:

50 MHz è piuttosto lento per il chip di memoria, mi aspetto un problema di base di progettazione.

 

[mmarco76]

Hai impostato tutti i vincoli?
Non solo l'orologio, ma anche uno di installazione e tenere?
Se sì, forse hai per correggere alcune delle tracce che, per essere prese in considerazione.
Prendete il vostro campo di applicazione digitale e guardare il segnale a lato di memoria (quando si scrive) e poi fare lo stesso al fianco di FPGA (quando si legge), al fine di istituire i vincoli destra.Aggiunto dopo 4 minuti:Ops, forse I'we letto male ..
Tu non stai parlando di una RAM esterna, ma di una prospettiva interna, giusto?(nel thread precedente ho suggerito cosa fare se fosse al di fuori di FPGA)
Se si tratta di quello interno, il qu (a) RTU devi mettere l'attenzione su tutte le opzioni è possibile scegliere ed essere sicuri che tutti i tuoi scrivere e leggere il codice è sincrono con la memoria.
Voglio dire che se la memoria è 50MHz, tutti i tuoi segnale deve essere generati con 50 MHz LO STESSO.
Se non lo fai (ma forse si genera un segnale in modo diverso) è necessario impostare tutti i vincolo temporale, perché qu (a) RTU analizzeremo bene (mi riferisco multi-ciclo, se si generano con il segnale di clock differenti, ma collegati o istituire e tenere premuto per la generazione del segnale modo diverso).
Di solito questo è un dolore così io suggerisco di fare un disegno completamente sincrono, che è sempre meglio.