Memoria: piccolo problema

[sameem_shabbir]

Ho copiato la lingua modelli forniti navigatore = inpri ogetto di fare un blocco di ram

Vi sono vincoli timming in questo blocco di ram o è solo una matrice reg.

Ora devo dare i dati e l'aggiornamento del addr al clk positivo bordo
o devo aggiornare il addr a clk negedge e fornire i dati a posedge.

Che è di andare a lavorare meglio

 

[xtcx]

Credo che non timming vincoli, se non leggere o scrivere.Indirizzo al primo posto e quindi attivare leggere \ write.So quanto ho usato il blocco di ram, il risultato sarà sempre agganciato (dal punto Block indirizzo RAM).Quindi, se si dà nuovo indirizzo con leggere attivato, si fermi automaticamente i dati che l'indirizzo's.

 

[darylz]

È possibile ottenere la specifica tempistica da foglio FPGA., e si lancia meglio e di esempio ai bordi stesso.

 

[echo47]

Lei ha parlato di Project Navigator, quindi immagino che lei si riferisce a un moderno FPGA Xilinx.La RAM Block è un dispositivo amichevole sincrono che utilizza il lato positivo di clock.Si comporta come un array di grande registro, anche se l'orologio-a-ritardo di uscita è di solito più lento di una fetta di flop.Nella maggior parte dei progetti non dovete preoccuparvi molto particolari la RAM del blocco tempi precisi, ma se hai bisogno di vedere le loro caratteristiche di "switching", sezione della scheda di dati FPGA.

Alcuni FPGA Xilinx fornire speciale blocco di RAM funzioni come un registro di uscita opzionale che migliora l'orologio-a-ritardo di uscita.Leggi le varie caratteristiche nel vostro specifico FPGA User Guide.