massima frequenza di clock di circuito Seq

[useless_skew]

1) Per aumentare la massima frequenza di clock,
siamo in grado di ridurre il percorso dei dati ritardo o aumentare la skew,
migliorare il posizionamento e instradamento in modo che il ritardo è meno netto,
scarso ricorso a cellule vt per il percorso critico.
per passare a altre tecnologie, se si è liberi di cambiare la tecnologia.(Es: a 90 nm a 45 nm),

2) Controllare se la violazione è reale.
Identificare le cellule deboli e cercare di fare le ottimizzazioni, come l'inserimento del buffer, il dimensionamento delle cellule, la logica di ottimizzazione, pin swapping, la clonazione.

 

[asicganesh]

1) Le loro qualsiasi possibilità di incrementare la massima frequenza di clock di un circuito sequenziale?
È solo con l'introduzione di skew

2) Che cosa si dovrebbe fare se la sintesi post-la frequenza massima prevista non è soddisfatto?
Dovremmo trovare i percorsi più lenti e cercare di ottimizzare la loro ..in tal caso, ciò che tutti ottimizzazione?