macro cellule

[blue_phoenix]

Does anybody know cancelli quanti sono in una cella macro di Xilinx CPLD?

È elemento di Logica e porta la stessa cosa?

grazie in anticipo per il vostro aiuto.

 

[echo47]

Un elemento logica di solito è una struttura più grande di una sola porta.

A meno che qualcuno si richiede di contare porte, suggerisco di dimenticare count cancello in FPGA.Anni fa, ho chiesto a due ingegneri applicativi Xilinx settore conta circa cancello, e semplicemente ridere.Meglio contare fette, IOBs, RAM Block, moltiplicatori, DCMS, e altre risorse tangibili.

Quando sto selezionando un FPGA per un progetto di elaborazione del segnale, le prime cose che contano sono i flop, moltiplicatori e RAM Block.UPDATEOops, avete fatto dire CPLD.Devo aver spaziato-out e di pensiero "FPGA".
La situazione è simile, però.È meglio contare risorse tangibili (I / O e macrocelle) che cancelli.
Last edited by echo47 il 02 Apr 2007 23:12, modificato 2 volte in totale

 

[vikasbb]

Ciao
Count Gate varia CPLD a CPLD, che porta u dispositivo count vuole?
in questo modo semplice è andare tramite scheda tecnica del dispositivo.

 

[banjo]

Salve,

Per la serie 95 del CPLD il numero di cellule macro è incorporato nel numero di parte.Ad esempio, il 9572XL ha 72 celle macrgni cellula ha un flop macro unico e un unico ampio e array.L'array e flop e possono essere utilizzati insieme o separatamente.Ignorare la roba scheda di dati di circa count cancello.È sempre fuorviante.
La limitazione più grande per Xilinx CPLD è il flop uno per limite di cella macro.72 flop non è molto specialmente quando si tenta di fare le cose come FIFO o la memoria.CPLD FPGA NON sono in miniatura.FPGA hanno un grande numero di LUT interne e flop.CPLD hanno la loro logica limitata alle macro celle a IOB.

 

[fguihot]

banjo ha scritto:

Salve,Per la serie 95 del CPLD il numero di cellule macro è incorporato nel numero di parte.
Ad esempio, il 9572XL ha 72 celle macro.
Ogni cellula ha un flop macro unico e un unico ampio e array.
L'array e flop e possono essere utilizzati insieme o separatamente.
Ignorare la roba scheda di dati di circa count cancello.
È sempre fuorviante.

La limitazione più grande per Xilinx CPLD è il flop uno per limite di cella macro.
72 flop non è molto specialmente quando si tenta di fare le cose come FIFO o la memoria.
CPLD FPGA NON sono in miniatura.
FPGA hanno un grande numero di LUT interne e flop.
CPLD hanno la loro logica limitata alle macro celle a IOB.