T
Ted
Guest
Salve,
Sto usando le versioni libere di @ ltera Max Plus II e lavorare su un progetto per ACEX1K50.Il design si adatta bene con abbondanza di risorse gratuite.La tempistica è po 'anche se in diversi luoghi, quindi sono solo questione di tempi, non è zona.
Il progetto è scritto in VHDL, e quindi ho solo limitato controllo su ciò che è realmente generato (da Leonardo Specrum in primo luogo).
Tuttavia, il montatore in MAX II plus pone posti direttamente tutto stupido, spesso massimizzare il ritardo.Naturalmente, posso rimediare in qualche misura in planimetria l'editor, ma quando si utilizzano i cosiddetti qu (a) l'opzione montatore RTU, uno non può risolvere il posizionamento su cellule / livello LUT.Esistono modi discesa per controllare la forma e ottenere il chip di peform è meglio?Si qu (a) RTU, magari fare il lavoro migliore e consentire un migliore controllo manuale?
Un altro problema è fanouts.
slow.
Sembra che il ACEX1K un fan-out di forse fino a 6-8 è abbastanza veloce, ma su una maggiore fanout è rapidamente diventando molto
lento.A causa di astrazione elevato in VHDL non c'è un modo semplice che io conosca per forza generatrice parallela (ridondante) logica, in modo che fanout è mantenuto sui bassi livelli sufficienti per le singole cellule per accelerare la logica.
Qualche buona idea, qualcuno?
Sto usando le versioni libere di @ ltera Max Plus II e lavorare su un progetto per ACEX1K50.Il design si adatta bene con abbondanza di risorse gratuite.La tempistica è po 'anche se in diversi luoghi, quindi sono solo questione di tempi, non è zona.
Il progetto è scritto in VHDL, e quindi ho solo limitato controllo su ciò che è realmente generato (da Leonardo Specrum in primo luogo).
Tuttavia, il montatore in MAX II plus pone posti direttamente tutto stupido, spesso massimizzare il ritardo.Naturalmente, posso rimediare in qualche misura in planimetria l'editor, ma quando si utilizzano i cosiddetti qu (a) l'opzione montatore RTU, uno non può risolvere il posizionamento su cellule / livello LUT.Esistono modi discesa per controllare la forma e ottenere il chip di peform è meglio?Si qu (a) RTU, magari fare il lavoro migliore e consentire un migliore controllo manuale?
Un altro problema è fanouts.
slow.
Sembra che il ACEX1K un fan-out di forse fino a 6-8 è abbastanza veloce, ma su una maggiore fanout è rapidamente diventando molto
lento.A causa di astrazione elevato in VHDL non c'è un modo semplice che io conosca per forza generatrice parallela (ridondante) logica, in modo che fanout è mantenuto sui bassi livelli sufficienti per le singole cellule per accelerare la logica.
Qualche buona idea, qualcuno?