Looking for modulo orologio Jittered in Verilog ...?

[bulerias1]

salve,
Ho bisogno di aggiungere il mio core simulato un orologio d'ingresso, con opzione di jitter configurabile ... Qualcuno sa come si fa ...?, o forse hanno un tale modello ... in Verilog?
grazie,
Bull

 

[adanshen]

un jitter globale è facile da generare,
per passare quel test non garantisce il successo, si dovrebbe generare differenza di clock in diverse parti nel modulo

 

[sandusty]

Ci sono due tipi di nervosismo ...jitter a lungo termine e jitter a breve termine ...entrambi non può essere Cought con una modifica globale di clock

 

[sempre @ smart]

sandusty ha scritto:

Ci sono due tipi di nervosismo ...
jitter a lungo termine e jitter a breve termine ...
entrambi non può essere Cought con una modifica globale di clock

 

[sandusty]

Ciao, sempre (at) Smart:

Se c'è un orologio, per ogni cycly, il periodo di clock è 0,001% più lungo del previsto e dopo 100 cicli di k il periodo ricevendo più breve ...causerà alcuni problemi sul controller display ..

Jitter a breve termine è il jitter che normalmente definito

Il jitter il vostro bisogno di prendere in considerazione dipende dalla tua domanda ...

 

[sempre @ smart]

sandustry,

you got "PM"