Issue FPGA comune: Clock generato dal registro ...

[cj007]

Sto cercando di capire ->

Qual è la massima frequenza di clock, che è generato dal registro (non da oscillatori / BUFG / DCM), può essere alimentato in altri registri come un orologio e il design muz soddisfare i tempi?

Ho fatto 2MHz clock generato dal registro -> Nessun problema di temporizzazione.

Come possiamo decidere quali la frequenza di clock (generato da registrazione) che possiamo fornire a registrare altri come orologio?Grazie per la vostra condivisione ...

Moving Forward

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Grazie.

 

[xtcx]

Si può raggiungere clock più elevato fino a la latenza della tua FF ... Il vostro trasferimento registro \ ritardo di propagazione limita il clock massimo ..... ho usato per dividere 40 MHz e guidare sotto molti utilizzano contatori che l'orologio e il mio master clock è di circa 80MHz ...

 

[banjo]

L'unico limite reale è il grado di velocità della FPGA.L'ho fatto più di 250 MHZ.Se il registro di clock in base alimenta un sacco di flop, allora avete bisogno di utilizzare un buffer globale di clock per ridurre la sfilza di clock tra i flop che riceve l'orologio.In generale, vorrei creare un'istanza del buffer di clock in modo esplicito nel codice HDL.

Se il vostro registro generato orologio alimenta solo un flop pochi, quindi l'instradamento clock locale è generalmente sufficiente.Se si specifica il tuo orologio con precisione i periodi nei vincoli file, quindi luogo FPGA e strumenti di rotta dovrebbe rotte configurare e il posizionamento di assicurare che il progetto funziona.