interno FIFO?

[mfarajma]

Salve,

Non ho lavorato con Xilinx chip prima, mi chiedevo se è possibile costruire diversi "relativamente grande" fifo's (4Kx8bit) nel chip e la quantità di spazio mi occuping essere per loro?

Ho esaminato documenti severla,,, ma sono confuso su una cosa (e non ho esperienza con FPGA Xilinx) ho notato in virtex spec.che hanno CLBs e blocchi di RAM, sono queste risorse diverse, che si può usare, o dovrei usare,

Ho apprezzato molto di aiuto, consigli e, eventualmente, con i link che mi fornire maggiori dettagli,,,

Molte grazie,

Mo,

 

[Git]

La spartana e Vertex serie sono Bram (blocco di ram) che è molto veloce e facile da utilizzare e come unico vero porto o doppia porta.E 'in blocchi di 2Kbits sul spartani che ho guardato, forse il più grande Vertex.Essi hanno anche la RAM che è distribuita in piccoli (64byte o meno) blocchi distribuiti in tutto il chip.La parità è Bram anche se lo desiderate.

Guardate http://www.xilinx.com

Git

 

[TurboPC]

Uso 4kbit blocco di RAM (Bram) in Xilinx, è possibile effettuare una fifo 4kx8 utilizzando 8 Bram 1kx1 in un bit di configurazione!Uso distribuiti ram non ha alcun senso qui.

 

[it_boy]

Xilinx virtex-II, Virtex-II Pro e Spartan-III famiglie relativamente BIF Blocca RAM.Ogni Bram può essere configurato come 2Kx8bit.È possibile unire due BRAMs e sviluppare un 4Kx8bit FIFO facilmente.

 

[samuel_john]

salve

FIFO può costruire utilizzando blocco arieti e CLBS .. anche utilizzando solo il CLB resourse prese saranno di più ... 16 * 1 bit può essere immagazzinato in LUT 1 e così più di 3000 LUT sarebbe consumata per 4k * 8 .. e altre risorse aggiuntive e supplementari per contrastare la logica di una fifo ...

ciascun blocco è ariete 4k bit dual port ram .. quindi 512 * 8 bit è possibile costruire uisng 1 blocco di ram e solo 8 blocco arieti sarebbe utilizzata lungo ... con un po 'di logica per contatori e altri LUT a costruire ...

spartano nel dispositivo la massima larghezza configurabile in un blocco di memoria RAM è di 16 .. se ur larghezza va a 7 sarebbe blockram ... 2 che, in virtex non sono sicuro, ma è sicuramente più di 16 .. aumento della larghezza di cause diminuzione della profondità di un blocco di ram.

hope it helps

 

[maestor]

is right.

Sì, è giusto TurboPC.In Virtex-II, per esempio, un BlockRAM è 512x32 -> 2.048 x8 ... così con 2 BRAMs hai un 4Kx8bit FIFO.

In un 2V3000 per exmple hai 96 BRAMs così ... si può avere 48 o FIFO 4Kx8bit una massiccia uno dei ~ 196Kx8bit, se hai solo bisogno di usare una memoria esterna di memoria

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />, you mention Virtex, forget about Virtex, they are old :sm11: so start looking to Virtex II o Spartan 2/2E docs.

Hi mfarajma,
si parla Virtex, Virtex dimenticare, che sono vecchie: sm11: così iniziare la ricerca di Virtex II o Spartan 2/2E doc.

È molto facile da codice FIFO (o asynch o la sincronizzazione) e la maggior parte dei sintetizzatori in questi giorni si deducono le Bram per voi.

Saluti,

-maestor

 

[zape]

Sono d'accordo con TurboPC e maestor su come utilizzare BRAMs per FIFO attuazione.

Ma la soluzione migliore e più semplice per l'attuazione FIFO sta utilizzando Xilinx Coregen FIFO.E 'piena configurabile in termini di larghezza, profondità, bandiere ...e si risparmia una grande quantità di tempo di progettazione,
ma anche Xilinx darvi un modello comportamentale.

Saluti

 

[mfarajma]

La ringrazio molto per il tuo commento ragazzi, faccio veramente apprezzare il vostro aiuto.Di recente ho iniziato a lavorare su FPGA, e sono stati principalmente lavorando @ ltera (l'unica risorsa che ho trovato qui intorno).In precedenza, ho fatto grandi progetti, ma relativi SOLO simulazione (con Cadence simulatore / @ ltera Max Plus).
Ora stiamo ottenendo Xilinx alcuni consigli che ho notato sono molto più potente.I'll be esaminando in maggiori dettagli,,,

TurboPC PS: hai ragione il fatto è che io sono un po 'di nuovo in questo campo e, purtroppo, qui nella nostra università non ci sono pochissimi (se del caso)
gli esperti in questo feild.Quindi io sono del tipo a partire da zero.

Spero che lei non mente mi chiede più di queste domande di base novizio.

Molte Grazie a tutti.

 

[TurboPC]

Questo forum è qui per aiutarvi!

Ecco alcuni esempi di codice VHDL per la fifo.Un file 'ram.vhd' mostra come dichiarare un 'generico' ariete senza utilizzare componenti che sono dedicate a ltera @ o Xilinx.Gli altri file 'fifo.vhd' è una base fifo esempi.

Questi file sono stati sintetizzati utilizzando synplify su 2,2 e spartana, Virtex2, Startix, ...Solo non capisco il motivo per cui si utilizza distribuiti ariete per Spartan3 ...

Anyways ...E 'per scopi di dimostrazione ...

TurboPC
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