indietro annoted problema

[rk29]

Ciao a tutti,
Abbiamo un problema durante l'esecuzione caso nominale Torna commentato simulazioni.
A forza di fare su un segnale di livello superiore non causa la forza di essere
propagato sul pin a cui è collegato causando nostre simulazioni
a fallire.
Si potrebbe verificare questo punto in GUI.Non vi è alcun avviso speciale / errore
messaggio per aiutarci ad eseguire il debug.
Questo problema non si verifica durante l'esecuzione migliore dei casi o nel caso peggiore
simulazioni, dove avremmo potuto confermare nella GUI che sia il segnale e Pin
sono costretti.

Un punto di dire è che la netlist top è un Verilog, ma il modello per il pad IO0 è VHDL.stiamo utilizzando NCSIM

Grazie
RK

 

[vlsichipdesigner]

my 2 cents,

ci dovrebbe essere qualcosa di sbagliato nella generazione di file SDF per caso tipico allora.

provare a leggere il livello di chip Verilog netlist e il caso ha generato tipico SDF file in prima serata e verificare se è possibile annotare correttamente e non ci sono problemi di annotazione.
tenta tempi di relazione attraverso il PIN che ti interessa sia il caso tipico e altre angolo e di controllo.

con i migliori saluti,

progettazione felice,progettazione di chip made easy

http://www.vlsichipdesign.com

 

[paulki]

Controlla il tuo file SDF avere il tipico / informazione valore nominale.La maggior parte del tempo, mentre il dumping SDF, tipica sarebbe NULL.