impostare il ritardo di ingresso e di uscita di ritardo

[p.sivakumar]

Salve

Che cosa è impostare il ritardo di ingresso?e ciò che è riportato ritardo mettere?

2) Perché stiamo dando input set Dealy e impostare i valori di output in ritardo. DSC (vincolo di progettazione Synopsys) file? Con questa analisi, se farete tempi allora che cosa happend?

Grazie
Sivakumar

 

[silencer3]

ritardo di input e output di ritardo sono vincoli più importanti.questi deciderà wthere ur ASIC in grado di soddisfare i tempi di dispositivi esterni è connesso.Se questi tempi non sono soddisfatte, l'ur ASIC non può essere utilizzata con i dispositivi esterni a cui si suppone che l'interfaccia.ur anche opere di design interno, ASIC non può essere utilizzato per qualsiasi scopo.Quindi per tutte le u interfacce devono attivare il metodo corretto e ritardi di uscita looikng a schede tecniche dei dispositivi.

per interfcaces sincrona è facile da impostare queste, ma per le interfacce asincrone è poco dura.pls consultare i forum qui per maggiori dettagli.

 

[shankarmit]

hi siva,

Si consideri chip ur sta per essere posto in un consiglio ..e l'input proviene da blocco (pre assumere un chip) e l'uscita va a chip altri ..

Poi, se u funzionare tutto questo tre chip, come lo stesso clock ...

Poi dal chip precedente, ci vuole tempo per raggiungere il tuo chip ..considerare ritardo di I / O pastiglie di chip precedenti e pcb di ritardo ...

Se non dare quindi al ritardo di ingresso fronte di salita chip clock ur eccettua dati che devono essere presenti, ma a causa del ritardo dei dati arriverà in ritardo ..ciò porta alla logica colpa ..
Se u dare ritardo allora si fa un certo ritardo chip all'interno di esso in modo tale che i dati raggiunge il registro di ingresso (non pin di ingresso) al prossimo fronte di salita ... e si lavora logica ..

Analogamente per l'output pin anche in modo che il prossimo modulo di prepararsi ..

se u bisogno di maggiori dettagli leggere i documenti in prima serata ..Saluti
Shankar

 

[bronzefury]

Salve,

Come indicato da manifesti precedenti, definizione di tali vincoli è un buon modo per capire se il vostro progetto lavorerà all'interno di un determinato ambiente.

Dopo la sintesi, tutti i progettisti avrebbe bisogno di fare è inviare una netlist di ingegneri layout.Ingegneri layout utilizzare il software del ri-sintetizzare e ri-buffer vostro disegno, se necessario, al fine di luogo fisico la logica fino al chip.

 

[zhangpengyu]

quando l'installazione e il tempo rapina è soddisfatto, l'hardware potrebbe funzionare correttamente.

 

[paglia]

In linea generale, non esiste uno standard per impostare il ritardo di ingresso e il ritardo di uscita,

 

[spauls]

Ritardo di ingresso -> ritardo di ingresso Imposta sui piedini o porte di ingresso rispetto ad un segnale di clock.
significa dato periodo di tempo al mondo esterno.

Ritardo di uscita -> ritardo di uscita Imposta sui piedini o le porte di uscita rispetto ad un segnale di clock.significa tempi di progettazione.

 

[matthew_wang]

l'ingresso e ritardo di uscita è determinato da i moduli di I / O funzionalità del dispositivo conneced.È necessario in primo luogo le loro obbligo chiaro, allora si può partire da un certo punto.

 

[LNC]

- Set input_delay: Specifica un ritardo di temporizzazione da un gruppo di punti ad un altro (forse il segnale di clock). Definire i tempi di arrivo al porto di ingresso, quando l'orologio viene.
- Set_output_delay: segnale deve arrivare almeno la quantità di tempo che definiscono con comando "set_output_delay" prima del segnale di clock

 

[praveen_venigalla]

Sono d'accordo con le dichiarazioni di cui sopra ...

Se non conoscete l'ora esatta per il segnale di arrivare alla porta di ingresso o la porta di uscita, vi terremo

mantenere il valore pessimisti del 60% verso il mondo esterno e il 40% per il chip

 

[yln2k2]

Salve,

You got risposta più completa ....Voglio solo aggiungere paio di aditions alla discussione di cui sopra.Per qualsiasi interfaccia che può essere standard o interfacce specifiche di IP, che definisce i parametri di tutti i tuoi AC vincoli sono estratte dal parametro di AC.Questi parametri garantirà se si seguono le stesse l'interfaccia chip funzionerà con il dispositivo exernal.

quindi è questione di mappatura il parametro AC al tuo vincoli.

In generale si hanno i seguenti vincoli ....

1) set_input_delay
2) set_output_delay
3) set_load
4) set_driving_cell1) Oltre set_input, i ritardi di uscita vi è un altro vincolo imp è impostato guida cellulare e set_load (dove i vostri ritardi dipende dal carico (o di ritardo p) e la guida di cellule (i / p)).
set_input_delay che cambierà in base alla cella di guida e di I / capacità di p ...quindi è necessario parlare anche dei parametri di cui sopra.
Analogamente per O / P ritardo è necessario menzionare né il carico o cella che si sta andando a guidare.I ritardi non sono così lineari u bisogno di menzionare anche i parametri di cui sopra ....

quando lei ha citato lo stesso è necessario per indicare la clk troppo ....
maggiori dettagli si può vedere venduto ....Thanks & Regards
yln

 

[ramana_k22]

Salve,
set_input_delay vincolo è richiesto, come in genere esistono alcuni ritardi dovuti alla logica provenienti da altro blocco.
set_output_delay vincolo è richiesto se la nostra categoria ha un ritardo di indicare altri blocchi questi segnali passano, per impostare i suoi vincoli temporali.
Saluti,
Ramana