il cambiamento del livello di logica di DDR SDRAM

[Iouri]

è necessario assegnare voi IO standard nel file USF (suppongo si utilizza Xilinx)

 

[EDA_hg81]

So di avere troppo assegnarlo nel file UCF.

ma come posso cambiare il livello logico durante l'operazione da LVCOMS a SSTL_2?

 

[Iouri]

ci sono solo due livelli logici alti e bassi, tutto quello che devi fare solo passaggio dal basso verso l'alto, in quanto si sta facendo durante questa fase di init in realtà non importa quale standard è che, per quanto si entro i limiti di 2,5 V è logico alto

 

[EDA_hg81]

Grazie.

Sono caduto più fiducia.

 

[EDA_hg81]

Secondo il datasheet SDRAM DDR da Micron, il livello logico di CKE sta per essere cambiato da LVCMOS basso a SSTL 2 elevato durante l'inizializzazione del sistema.

Come posso fare questo in programmazione FPGA.

Grazie