il alterastratix 2 possiamo fare questo

[cittadino]

salve
im utilizzando Altera Stratix 2 FPGA, che sta avendo 4 PLL rafforzata e 8 PLL più veloce.
è possibile utilizzando questo FPGA Posso generare 980 orologio Msps utilizzando 2 MHz di clock di riferimento
(sorry possono tutti i termini tecnici può essere sbagliato, perché im nuovo codice FPGA e devo design modulatore DQPSK per ottenere, se di 240 MHz in uscita al DAC, uno chiarire il mio dubbio e mi aiuta)

grazie

 

[mmarco76]

Se il vostro orologio di ingresso è a soli 2 MHz penso che avrai qualche throuble a rendere come input nel PLL.
PLL tutti hanno una larghezza di banda superiore al limite di esso non funzionano.
Io non sono utente di uno dei Stratix 2 (si dovrebbe verificare sul sito web Altera), ma di solito non è niente sotto 16MHz.
Inoltre si deve considerare di inserire un FPGA con più veloce CLK soprattutto se avete bisogno di alzare la frequenza così elevata.

Inoltre 980Msps = 980 Sample Mega al secondo, ma credo che si intende qualcosa di diverso.
Voglio dire 1Msps = 10 ^ 6 ogni 1MHz clk.

 

[FVM]

Stratic II PLL sostiene clock in ingresso fino a 2 MHz.980 MHz di frequenza VCO sarebbe disponibile solo con grado di velocità più veloce, ma il nucleo regolare logica non può funzionare a quella frequenza.Vi sono tuttavia altre tecniche come la combinazione di fase orologi spostato, utilizzando registri edge dual-serializzatore o hardware dedicato.240 MHz DQPSK dovrebbe essere possibile in ogni caso.