Ho bisogno di aiuto con VHDL registrati

[pioneer9112]

Mi chiedevo come creare un registro in strega posso scrivere 4bits Un ingresso e 4bits ingresso B.poi prendere questi dati da registrare e li somma.dispiace per il mio inglese

 

[GCK]

uso di concatenazione operatore risolverà il problema.
Avrete bisogno del segnale po 'largo 8, siano dichiarate e assigne i valori di A e B concatenazione con operatore.

 

[mayanknaugaien]

utilizzando il generatore di portare lookahead codifica u può fare wht u bisogno ... ogni input deve di 4 bit

 

[shanmugaveld]

if (addr di A) e (write_en = 1)
A (3 downto 0) <= dati (3 downto 0)
if (addr di B) e (write_en = 1)
B (3 downto 0) <= dati (3 downto 0)

- Per concatenare le ingresso A e B
C (7 downto 0) <= A & B;
- In conclusione gli ingressi A e B
D (4 downto 0) <= A B;

 

[pioneer9112]

thx per chiedere aiuto, ma ho bisogno di più aiuto

Ho bisogno di creat un registro e la vipera Architettura Architettura nel progetto stesso, XR e Yr devono essere prese dal registro

BIBLIOTECA IEEE;
Use IEEE.std_logic_1164.ali;
USO IEEE.STD_LOGIC_UNSIGNED.ALL;

r3g entità è
PORT (X, Y: IN std_logic_vector (3 DOWNTO 0);
XR, YR: std_logic_vector OUT (3 DOWNTO 0);
Orologio, Reset: IN std_logic);
FINE r3g;

Comportamento ARCHITETTURA DI r3g IS
BEGIN
PROCESSO (Reset, Clock)
BEGIN
Se il reset = '1 'THEN
Xr <= (ALTRO => '0 '); <= Yr (ALTRO => '0');
ELSIF Clock'EVENT e orologio = '1 'THEN
Xr <= X; <Yr = Y;
END IF;
Termina processo;
FINE comportamento;

-------------------------------------------------- -----------------------

BIBLIOTECA IEEE;
Use IEEE.std_logic_1164.ali;
USO IEEE.STD_LOGIC_UNSIGNED.ALL;

somma entità è
PORT (Xr, Yr: IN std_logic_vector (3 DOWNTO 0);
D: std_logic_vector OUT (3 DOWNTO 0));
FINE somma;
Comportamento ARCHITETTURA DEL somma è
BEGIN
D <= Xr Yr;
FINE comportamento;