J
jimjim2k
Guest
Salve
Prima di simulare il codice VHDL comportamentale (usiamo Cadence Leapfrog VHDL), che è destinato ad essere sintetizzato alla fine, prima a farla compilare con cadenza Leapfrog (perché abbiamo molte licenze per questo), e quindi leggere in Synopsys (solo il Synopsys 'analizzare 'o' comando di lettura 'è necessario, non è necessario sintetizzare il progetto per ottenere l'avvertenza importante di cui sotto) e cercare di avvertimento e messaggi di errore.
Ciò include anche diversi suggerimenti su come scrivere il codice sintetizzabili, almeno per Synopsys VHDL Compiler e Design Compiler.
1.h ** p: / / www.arl.wustl.edu/ ~ hardware / JAF / tips.html
* -> T
tnx
Prima di simulare il codice VHDL comportamentale (usiamo Cadence Leapfrog VHDL), che è destinato ad essere sintetizzato alla fine, prima a farla compilare con cadenza Leapfrog (perché abbiamo molte licenze per questo), e quindi leggere in Synopsys (solo il Synopsys 'analizzare 'o' comando di lettura 'è necessario, non è necessario sintetizzare il progetto per ottenere l'avvertenza importante di cui sotto) e cercare di avvertimento e messaggi di errore.
Ciò include anche diversi suggerimenti su come scrivere il codice sintetizzabili, almeno per Synopsys VHDL Compiler e Design Compiler.
1.h ** p: / / www.arl.wustl.edu/ ~ hardware / JAF / tips.html
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tnx