Hai bisogno di aiuto ..

[venkat3271]

Ciao a tutti,

È possibile caricare file di qualcuno o creare un link, che mi aiuta a sintesi tutti i circuiti, che il codice .. ioVoglio dire non ci dovrebbero essere violazioni dei tempi, e il codice dovrebbe essere synthezied, con un minimo di porte logiche non ........

 

[echo47]

Se siete alla ricerca di simulazione libero, la sintesi, luoghi e strumenti di sviluppo e di rotta per FPGA / CPLD, provare Xilinx Webpack o Al.tera Qu.artus II Web Edition:
http://www.xilinx.com/ise/logic_design_prod/webpack.htm
http://www.altera.com/products/software/products/quartus2web/sof-quarwebmain.html

Tali strumenti di lavoro abbastanza bene, ma non garantisce l'assenza di violazioni dei tempi o il numero minimo di porte.Software perfetto non esiste, quindi è necessario applicare alcuni dei vostri potere cervello per ottenere i risultati migliori.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />