Guida su All Digital FM Receiver

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reyge

Guest
Hi guys, im cercando di seguire e attuare le specifiche di un ricevitore FM digitale tutti presentati in questo link:

http://www.ie.u-ryukyu.ac.jp/ ~ wada/design05/spec_e.html

im ancora facendo il PLL E non so se sto facendo la cosa giusta ..l'uscita del mio filtro loop (l'uno dopo l'moltiplicatore) è un'onda molto simile l'uscita del moltiplicatore.Ho provato con l'ingresso e segnale di riferimento di essere in fase e 180 fuori fase e la stessa frequenza, ma l'uscita del filtro di loop è ancora un'onda ...Non dovrebbe il filtro loop non avrebbe permesso l'alta frequenza di passaggio?L'uscita non dovrebbe essere solo un valore DC?

Ho veramente bisogno di aiuto.grazie.

 
Il filtro loop non attenua in modo significativo le alte frequenze, ma amplifica le basse frequenze da 16 volte.Forse è questo che si sta vedendo.

Le seguenti fasi del filtro passa-basso dovrebbero eliminare le alte frequenze.

 
Ohh ...Come fai a sapere che il filtro loop amplifica le basse frequenze da 16x?Se si amplifica solo la bassa frequenza, come fa l'uscita del controllo filtro loop il sottufficiale?

grazie per la risposta.

 
Il feedback 15/16 prevede il guadagno a bassa frequenza.
Mediante ispezione della figura 2, allo stato stazionario: d (t) = t (c) 15/16 * d (t)
Che riordina in: d (t) = 16 * t (c)
Ho simulato in MATLAB per essere sicuro.

La bassa frequenza del segnale a d (t) è l'informazione che si sta tentando di individuare.In figura 2 si vede che d (t) modula la NCO (per mantenere lock loop), e si passa attraverso il filtro passa-basso (per rimuovere il residuo di spazzatura alta frequenza).

 
Come funziona d (t) modulano il sottufficiale?Come funziona dividendo d (t) che a sua volta ha ancora componenti ad alta frequenza cambiare la frequenza del sottufficiale?Sono confuso in quella parte.

grazie

 
Nella Figura 2, la d (t) filo dal filtro loop al blocco di sottufficiale modula la frequenza di sottufficiale.Che il filo è l'ingresso "segnale" in Figura 3.Figura 3 descrive il funzionamento interno del sottufficiale.Si tratta di un accumulatore di fase di tipo sintetizzatore di frequenza.

Si prega di chiarire "dividendo d (t)".Non vedo alcun divisore.

 
in figura 5, il d (t) è collegato ad uno schema amplificatore con un marchio di 1 / 1024 e quindi collegato alla fase di accumulatore

 
Ok, vedo il 1 / 1024 ora.Sì, che bloccano riduce l'ampiezza di d (t), in modo che contribuisce a fissare il guadagno ad anello.

Fare le cose un senso ora, o non sono ancora afferrare la tua domanda?

 
Come funziona riducendo l'ampiezza di d (t) (che è un'onda) contribuire alla accumulatore adeguato fase?Se due segnali sono già 90 gradi fuori fase, allora non c'è bisogno di adeguare il diritto di accumulatori?Così ho pensato, se i plug in un segnale di input e ref, che è di 90 gradi fuori fase, d (t) dovrebbe essere pari a zero in modo che il segnale di cambiamento ref non sarà più.Ma quando ho simulato che, d (t) non va a zero.What am I missing?Aggiunto dopo 1 ore e 10 minuti:echo47 ha scritto:

Il feedback 15/16 prevede il guadagno a bassa frequenza.

Mediante ispezione della figura 2, allo stato stazionario: d (t) = t (c) 15/16 * d (t)

Che riordina in: d (t) = 16 * t (c)

 
Nella Figura 2, quando in (t) e ref (t) sono 90 gradi fuori fase, allora t (c) e d (t) dovrebbe avere un valore medio pari a zero.(Se non è zero, allora qualcosa non funziona.) Si vedrà anche l'alta componente di frequenza, ma cercare di ignorarlo.Il fattore importante è il valore medio del segnale del's.

In figura 3, si vede "ingresso OFFSET".Tale somma la frequenza dei controlli della sottufficiali.Se si forza "input" o d (t) a zero, allora la frequenza sottufficiale dovrebbe essere vicina alla frequenza centrale del segnale di ingresso in FM (t).

"Inoltre, dovrebbe d (t) = t (c) 15/16 * d (t) d (t) = t (c) 15/16 * d (t-1)?"
Sì, ma che rovina la semplificazione algebrica.Ho semplicemente assunto frequenza molto bassa o DC, dove d (t) è pari a circa d (t-1).Suppongo che "steady-state" era la parola sbagliata.

 
quindi la media di c (t) e d (t) serve come un "input" alla destra NCO?ma come si fa la divisione dal 1024 il rendimento medio e l'input adeguati per il sottufficiale?

grazie.

 
Non vi è alcun circuito di media.La fase 1 / 1024 consente semplicemente di impostare il guadagno ad anello.

d (t) è l'ingresso di controllo della frequenza per il sottufficiale.Questo segnale contiene sia ad alta frequenza e componenti a bassa frequenza.Entrambi i componenti modulano il sottufficiale, ma ad alta componente di frequenza ha un effetto relativamente poco sul comportamento del sistema nel suo complesso, che provoca solo alcuni jitter frequenza sottufficiale.La componente a bassa frequenza è importante, perché questo è ciò che va eventualmente attraverso il filtro passa-basso nella Figura 2.

 
EI se io uso un altro frequenza di campionamento e la frequenza di un altro vettore per il segnale FM, sarà il progetto funzionerà ancora?

grazie per la risposta precedente ..più o meno im già trovato l'idea ..se d (t) sarà diviso per 1024 (o spostamento a destra di 10 bit), e se ci sono 12 bit, allora ci sono solo ricevendo il MSB 2's?Ho ragione?onestamente, im confuso con la notazione <12, -6, t> ..Ha aggiunto, dopo 1 ora 24 minuti:Inoltre, come si calcola per la fase 1 / 1024?Voglio dire, come ha fatto l'autore sa che è 1 / 1024?è questo anche per la stabilità dei loop?quindi devo avere una funzione di trasferimento?

 
Se si mantiene lo stesso rapporto tra la frequenza di campionamento e la frequenza portante FM, allora il design dovrebbe continuare a lavorare senza alcuna modifica.Tenere a mente che cambiare la frequenza di campionamento cambia anche le frequenze di taglio dei filtri.

Se si modifica il rapporto di frequenza un po ', allora avrete anche bisogno di modificare il valore di 0,0625, che imposta la frequenza centrale sottufficiale.Tale valore è sostanzialmente la manopola di sintonizzazione della radio FM.Se si modifica il rapporto di frequenza in modo drammatico, quindi potrebbe essere necessario modificare i filtri, e forse regolare alcune delle aritmetica per evitare overflow o underflow.Non sono troppo sicuro di tali elementi senza studiare l'intero sistema.

<x,x,x> La notazione a virgola fissa è confuso!

La fase 1 / 1024 non buttare via i bit, cambia semplicemente la posizione assunta del punto decimale.Notate come ho allineati i punti decimali:
Codice:

d (t) SXXXX.XXXXXXX <12,4, t>

d (t) * 1 / 1024 s.sssssSXXXXXXXXXXX <12, -6, t> 's' è un segno implicita bit

0,0625 ,000100000000000000 <18,0, u>

NCO = controllo. XXXXXXXXXXXXXXXXXX <18,0, u>
 
oh thats ok.hai aiutare molto ...

sono stato in grado di attuare il PLL, ma da quando ho Ancora non capisco la fase 1 / 1024 e le notazioni di punto fisso, ho fatto alcune modifiche ...a un certo punto le notazioni non contano molto in quanto il modo in cui vengono trattati in operazioni sono le stesse.Ho solo pensato a loro come modo di minimizzare o massimizzare gli effetti di un determinato segnale (molto simile per amplificare o attenuare il guadagno adeguato loop).Comunque, il mio sottufficiale è 256 da 8k ROM quindi il mio accumulatori uscite solo 8 bit invece di 11.Non mi interessa la notazione e solo pensiero di come valori avendo da 0 a 255.

poi per semplicità, ho appena ottenere gli 8 bit più significativi della produzione del filtro loop (il d (t) in figura2) e utilizzati come spunto per la NCO (consente di chiamare A).

Ho provato diverse da un po 'a destra e spostando anche provato variando la frequenza di ingresso.Ho scoperto che a poco a destra spostando una volta, le frequenze più (più o meno centrata sulla frequenza gratuita di funzionamento della PLL) sono stati in grado di essere di frequenza bloccato ...

L'All Digital FM ricevitore si basa sulla frequenza meccanismi di bloccaggio del diritto PLL?così la larghezza di banda del segnale di ingresso non dipende in qualche modo su A?kinda im sorry nuovo PLL's ^ _ ^Aggiunto dopo 2 ore e 37 minuti:Ho una domanda intelligente ..Come si può determinare il blocco e la cattura gamma di tutto questo PLL digitale?

grazie

 
Ok bene!Speriamo che i segnali somigliano le forme d'onda indicata nella pagina web.

Io non sono sicuro di aver capito la tua domanda di banda in ingresso.Forse volevi dire di blocco o di cattura vasta gamma?Ad ogni modo, io sono troppo arrugginito per dare una buona risposta!

Ho attuato la maggior parte di esso in Verilog, ma ha omesso l'uscita filtro passa-basso.Generatore di segnale in ingresso non è riportato.Viene eseguito in ModelSim.(Attenzione, strumenti di sintesi più non supportano le funzioni matematiche che ho usato per inizializzare la ROM.)

Codice:

/ / Http://www.ie.u-ryukyu.ac.jp/ ~ wada/design05/spec_e.html

Top Module (clk, fmin);

input clk;

Ingresso, firmato [7:0] fmin;

reg firmato [7:0] IREG = 0;

reg firmato [11:0] d = 0;

reg [17:0] NCO = 0;

filo firmato [7:0] ref;

reg firmato [7:0] rom [0:1023];integer n;

iniziale di iniziare

for (n = 0; n <1024; n = n 1)

ROM [n] = $ floor ($ 127,499 * sin (2 * 3,1415926535 / 1024 * n) 0.5);

fineassegnare ref = rom [NCO [17:8]];sempre @ (posedge clk) begin

IREG <= fmin;

d <= IREG ref * / 128 d * 15 / 16;

NCO <= d * 2 (1 <<18) / 16 $ firmato (NCO);

fine

endmodule
 
Sono stato in grado di simulare in Verilogger e voglio fare adattamenti più in basso della frequenza centrale (devo usare 50 MHz di clock) e la più ampia gamma possibile di blocco.Im cercando di utilizzare 65.536 x 8bit ROM invece di 256 x 8bit ROM per la NCO ..Così ho modo di modificare l'output del filtro di loop incidere l'accumulatore NCO ...qualche idea su come modificare il filtro loop?ma penso anche di bit appena lasciato spostando l'uscita ...

BTW, ho appena pubblicato un altro argomento il blocco e la cattura gamma di DPLL.
Questo è fuori tema: come si controlla per argomenti / messaggi?vai al post recenti (come quello che faccio di solito) o vai al thread di argomento generale, come la Rete, le comunicazioni digitali o l'uno qui-PLD, SPLD, GAL, CPLD, FPGA Design

 
Presumo che si desidera mantenere l'originale 1 MHz di frequenza del segnale in ingresso.

Forse si potrebbe semplicemente dividere il clock 50 MHz per 3 per ottenere circa 16,67 MHz.Che è abbastanza vicino al vecchio 16 MHz in modo che non avrebbe bisogno di modificare i filtri.Hai solo bisogno di diminuire il valore di offset NCO 0,0625-0,0600.

Se si vuole ridisegnare tutto per 50 MHz di clock, il primo passo sarebbe quello di cambiare il sottufficiale offset valore 0,0625-0,02.Il ciclo sarà ora di blocco, ma la risposta transitoria sarà diverso.

Successivamente, per mantenere circa lo stesso blocco / capture gamma come prima, è possibile rallentare il filtro loop cambiando il feedback 15/16 al 49/50.Il suo guadagno a basse frequenze sarà ora 3.125x maggiori, quindi probabilmente si vorrà per attenuare da qualche parte.Attenzione per overflow se si utilizza registri binari.L'ingresso NCO sarà anche 3.125x più sensibile, quindi ti consigliamo di attenuare troppo.Ecco un modo per farlo nel mio esempio Verilog.Ho scelto interi che dividono facilmente in binario, ma i rapporti non sono esattamente 3,125:
Codice:

d <= IREG * rif * 5 / 2048 d * 49 / 50;

NCO <= d * 41 / 64 (1 <<18) / 50 $ firmato (NCO);
 
in realtà io voglio avere un modo frequenza portante inferiore 1MHz ...così male basta abbassare la frequenza di campionamento ...

nel codice Verilog,

d <= IREG ref * / 128 d * 15 / 16;Perché lo si divide per 128?Ho anche fatto, ma ho dimenticato perché ..^_^

-> Non importa, è solo una questione di scala ...

se vado a cambiare 15/16, come intende cambiare la frequenza di taglio?se dico, voglio cambiare a 255/256.allo stato stazionario, è possibile amplificare il segnale con 256 giusto?ma sarà anche ridurre la gamma delle basse frequenze che può amplificare.Ho ragione?

 
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