Guida reagrding decimazione FIR su FPGA

[haneet]

Ciao frndz,

Sto cercando di scrivere un codice Verilog per decimazione filtro FIR.Any1 può dirmi come si fa a scegliere i coefficienti?

Ho visto una struttura hardware, dove l'ingresso è alimentato a un demux con la linea di selezionare come contatore modulo e l'uscita del demux è collegato alla ROM ciascuno con pari e dispari coefficienti separati.(Spero di aver fatto le cose in chiaro)

Capisco che il coefficents devono essere memorizzate nella Rom, ma il resto non è davvero dare una mano.

grazie,

Haneet

 

[radar08]

ciao

i coefficienti di abete sono decise da fattori elenco qui di seguito:
1.Sample Rate;
2.larghezza di banda del segnale atteso;
3.Fattore di decimazione

è possibile ottenere alcune informazioni dal GC1012a.pdf che è un userguide di GC1012.

GC1012 è una speciale DDC (Digital Down Converter) chip.