Guida per la P & Post simulazione R

[PigiPigi]

I design di un Metro Frequncy con un 9572pc84 (Xil).Ho sintetizzato e poi simulato esso.E 'stato ok (By leonard0).Poi ho iniziato a sintesi e di luogo e percorso con Ise_.Io lo sto facendo adesso.Quando ho il mio banco di prova si applicano a post p & r modello non respnse Att tutti.qualsiasi organismo mi può aiutare?

 

[linuxluo]

salve,
Penso che forse dopo il P & R, il violino prescrizione relativa ai tempi di progettazione, installazione / hold violazione.
E la simulazione è Ok, subito dopo la sintesi non vuol dire ok dopo P & R, becoz il risultato della sintesi non comprende l'interconnessione tempi o non accurate interconnessione tempi.

 

[sempre @ smart]

PigiPigi,

In primo luogo, si può provare a fare la verifica funzionale, cioè senza eseguire la simulazione. file SDF.Se tutto va bene tutto, quindi procedere alla successiva.

2.eseguire la verifica tempi, vale a dire con la simulazione di correre. sdf.Se tutto va bene tutto, poi il progetto di lavoro è del 99%.se non procede alla successiva.

3.si può provare a ridurre il vostro orologio di sistema della metà, ed eseguire la simulazione.Se è ok ora.procedere al successivo.se non è ok, ridurre orologio di sistema da un altro mezzo.

4.ricodifica e risintetizzare da stringere il vincolo del vostro disegno.o forse di ridurre i requisiti orologio di sistema, se possibile.

Hope it helps

sempre (at) intelligente

 

[chiente]

Flusso di Nizza alway (AT) intelligente.

Ecco solo alcuni opion;

- Verificare la STA (analisi statica tempi) dopo il calcolo di ritardo.
una volta ottenere il SDF, con Cristiano Militello o qualsiasi strumento per controllare il cronometro.
(il più importante ** ACCERTARSI CHE NON C'È loop di temporizzazione nel design)

- Se il tempo è bello, prova a girare ON / OFF tempo controllo sulla simulazione
strumenti dopo aver incluso SDF.Se non è diversa, significa che dovrai
Trova il tuo attrezzi manuali.

 

[wufengbo]

Forse è possibile eseguire una simulazione post-sintesi prima.

 

[PigiPigi]

wufengbo ha scritto:

Forse è possibile eseguire una simulazione post-sintesi prima.

 

[wufengbo]

PigiPigi ha scritto:wufengbo ha scritto:

Forse è possibile eseguire una simulazione post-sintesi prima.

 

[linuxluo]

salve,
pls STA e verificare i vincoli temporali di confine è la stessa della realtà.

 

[PigiPigi]

Ho trovato un errore.Io uso un programmatore esterno che si connettono a bordo CPLD tramite un cavo JTAG.Ho spento la mia scheda CPLD e poi CPLD il mio programma.E 'successo!!Poi verifica.E 'successo di nuovo!!poi scollegare il cavo JTAG.Ma Ise può programm mio CPLD e verificare di nuovo!!E 'un problema serio.Come mi può aiutare?