Guida introduttiva di Wishbone e OpenCores

[jmag99]

OK, allora il mio background in FPGA è un corso durante il mio programma di master.Ho capito come codice di base Verliog moduli, ecc ..ma non molto di più.

Sono installato e funzionante su un Spartan Digilent 3 a bordo di avviamento e sono in grado di programmare e di lettura / scrittura della memoria di bordo, ecc ..

Ora voglio esplorare alcuni dei progetti opencore.Ho deciso di iniziare con il semplice SPDIF IP Core.Questo è un nucleo quadrilateri IP compatibili.

Il problema è che non so come iniziare con il modulo.Suppongo ho bisogno di un modulo di più alto livello che definisce tutti i registri e le porte a quadrilatero, ecc ..

Qualcuno può aiutarmi con questo?

Inoltre, il core IP ho scelto di iniziare con è scritto in VHDL.Ho intenzione di scrivere Verilog moduli per lavorare con esso.È possibile questo o dovrebbe Io mi attengo al 1 lingua?

Grazie per qualsiasi aiuto potrete darmi.

 

[nxtech]

In primo luogo, imparare a capire sia almeno Verilog e VHDL.Imparare a code in entrambi, se possibile.

In secondo luogo, utilizzare il OpenCores ragazzi di aiutarvi con l'utilizzo del core si ottiene da lì.Hanno scritto di loro e sono la migliore fonte di informazioni per la loro attuazione.

E

 

[shawndaking]

Se si utilizza la progettazione Xilinx EDK, la cosa migliore è quella di utilizzare OPB 2 quadrilatero ponte per collegarsi con i dispositivi forcella.

Non vedo motivo per cui è necessario utilizzare 2 lingue - attenersi a ciò che si conosce meglio.

 

[nxtech]

shawndaking, avete mai provato a ottenere un lavoro presso una società che utilizza solo Verilog e solo in codice VHDL?

Il modo di essere dato un disegno di modificare e migliorare e la sua in VHDL e solo in codice Verilog?

Il mio punto è che non volete piccione buco te stesso.Pensateci.

E

 

[shawndaking]

a mio parere:
la scrittura di codice HDL è spesso un incubo, whever è Verilog, o il tempo è in VHDL.

è meglio attenersi a una lingua, che si sta più comodi con.

Non credo che qualsiasi azienda vorrà l'utilizzo di 2 lingue - la ragione è molto semplice: dovranno sborsare più soldi da pagare per gli strumenti di progettazione VHDL e Verilog, e le licenze.

se avete un disegno che qualcuno ha scritto in altra lingua, e funziona - solo un'istanza nel tuo disegno.se non funziona non usarlo!
Last edited by shawndaking il 12 Marzo 2008 11:07, modificato 1 volta in totale

 

[nxtech]

Shawn avrei dovuto dire che apparentemente non hanno fatto un sacco di HDL codifica con questo atteggiamento e di opinione.Se ritieni che il codice HDL scrittura è spesso un incubo allora posso essere certo che non siete o molto bene o non molto esperto, probabilmente entrambe le cose.

Ho scritto il codice HDL dal 1996 e posso codice abbastanza bene in entrambe le Verilog e VHDL e sto facendo molto bene con il sistema C.

Come per le aziende che non vuoi utilizzare entrambe le lingue ci sono molte e ho lavorato per molti.Ci sono molte ragioni, ma i due che ottenere sempre sottolineato il fatto che alcuni lavori HDL è più adatto a essere fatto in una lingua rispetto a un'altra.

Per quanto riguarda gli strumenti ci sono molti che supportano sia Verilog e VHDL nel file stesso.Forse dovresti passare un po 'il tempo di apprendimento su di loro.

E