Generazione di ritardo inferiore a Periodo di Clock

[honnaraj.t]

ciao, mi aiuterà molto ... se uno risolvere questo problema .... problema: come possiamo generare un ritardo che è meno di periodo di clock di tempo. esempio: se il mio orologio è il periodo di 20ns ... Come faccio a generare ritardo 8ns in VHDL. sto usando CPLD. nessuna opzione di utilizzare PLL .. questo dovrebbe avvenire attraverso programe ...... grazie in anticipo ....................

 

[asjohnas]

Se avete bisogno di ritardo di campioni che si ottiene da ADC è possibile utilizzare il filtro. Se sui segnali filo in chip Xilinx come Virtex4 o meglio è possibile utilizzare elementi IDELAY.

 

[FvM]

8 ns è piuttosto lungo. Cella di ritardo logica di solito non è una soluzione con le risorse CPLD brevi, anche se non è necessariamente supportate da strumenti di progettazione CPLD. Sebbene non programmabile, un ritardo RC esterno è probabilmente il migliore.

 

[maheshkuruganti]

Soluzione ancora migliore è di usare un ritardo programmabile Line.Check Maxim