Generatore di clk

[rixxy]

Ho bisogno di creare clk clk e bar da un unico generatore clk con frequenza 27 MHz .. ho cercato di utilizzare NAND fermo, ma ii trovato un btw si sovrappongono al bar clk e la CLK .. rilevando che prendo la barra clk dal latch O / P e l'altro o / p sarà alto sempre (credo che la i / p velocità è molto veloce per il circuito in modo che doesnt rispondere ad essa).

 

[chinoRuiz]

Non potresti inviare un schematico?
Non riesco a immaginare che cosa è il vostro problema.

Forse sarà necessario passare attraverso la CLK una porta AND (cancello di Pico da Fairchild per esempio) e la CLK ~ attraverso un cancello di Pico NAND ad avere simili ritardi tra i due.
Non ci sono cancelli di circa 2 ns di ritardo (misurato, e 5 ns tipica).

 

[ptoo30]

senza schema logico alcuni asumption sarà aggiunto al mio suggerimento.avete bisogno di 27MHz e xcl cl.l'unico metodo è il seguente:
1 moltiplicare 27MHz a 54MHz duplicatore di utilizzare (la logica di ritardo NAND)
2 divario che 54MHz segnale da 2 utilizzando flipflop
3 si può usare il q fr uscita FF e xq
4 se rimangono la differenza di fase tra q e xq (usando FF tradizionali si può vedere in ritardo XQ) si aggiungono 2 inverter per l'output q

ciao

 

[rixxy]

ptoo30 ha scritto:

senza schema logico alcuni asumption sarà aggiunto al mio suggerimento.
avete bisogno di 27MHz e xcl cl.
l'unico metodo è il seguente:

1 moltiplicare 27MHz a 54MHz con duplicatore (logica di ritardo NAND)

2 divario che 54MHz segnale da 2 utilizzando flipflop

3 si può usare il q fr uscita FF e xq

4 se rimangono la differenza di fase tra q e xq (usando FF tradizionali si può vedere in ritardo XQ) si aggiungono 2 inverter per l'output qciao