generare numeri casuali in VHDL

[k_cheng_aun2000]

qualcuno sa come attuare generatore di numero casuale compreso tra -1 e 1 in VHDL con qu (a) RTU software II.

grazie

 

[jamesyang1209]

Nel sistema digitale, tutti i dati sono 0 o 1.
Dove è la fonte per le sementi del generatore di numeri casuali?

Abbiamo cercato con meta-stabile per generare il seme.
È inoltre possibile utilizzare RTC (orologio in tempo reale) di ingresso, in quanto ogni volta che il contributo in tempo sarà diverso.
Per ASIC senza RTC, si può pensare altra idea su come generae il seme nel sistema digitale.

 

[hoangthanhtung]

So che gli esempi sul tuo problema nel sito www.xess.com ma non mi ricordo esattamente link.E 'scritto da VHDL con chip FPGA di Xilnx utilizzando Webpack, ma penso che si può cambiare la ricerca e per implementare il software di Altera.Buona fortuna