generare loop

[verilog_crack]

Salve,
Ho un problema in Verilog di codifica:
Ho un problema con genera loop, per la produzione di codici ripetuti, ma non so come gestirla.
Ho bisogno di creare un'istanza di un modulo di 64 volte regolarmente (ogni dispone di 15 porte).
Ofcourse posso farlo senza un'istanza in un ciclo, digitando semplicemente stupida!
Così si può suggerire un po 'di riferimenti su di esso.
E se avete vi prego di inviarmi un codice di esempio.
grazie

 

[jarodz]

È possibile instanciate matrice di istanze

wire [7:0] W_0;
wire [7:0] w_1;
wire [7:0] w_o;

E u1 [7:0] (. In0 (W_0), IN1 (w_1), out (w_o));