generare file di programmazione - non ha vincolo temporale

[circuito]

Ciao, ho comprato un Analog Devices bordo con FPGA Xilinx che è un deserialzer, utilizzato con il loro A / D eval schede e mi hanno dato il codice della FPGA pure.Aveva 3 moduli e un file UCF, file. NPL (insieme con il bit. E. MCS file che sono state caricate) Adesso ho aperto questo progetto in ISE 7.1 e mi ha detto che converte automaticamente la NPL per ISE formato con questo nuovo versione.Ho appena fatto un test molto grezzo dopo aver aperto il progetto (che conteneva il 3 moduli e il file UCF) ho colpito "Genera file di programmazione" e ha generato il file. Po 'ma ho trovato ci sono 4 non ha limitazioni?

* TS_ADI_Clocking_inst_rxclkdcm_p = PERIODTIMEGRP "ADI_Clocking_inst_rxclkdcm_p" TS_dco_p PHASE 0,465 ns ALTA 50% 2.380ns 2.514ns 1

* TS_ADI_Clocking_inst_rxclkdcm_n = PERIODTIMEGRP "ADI_Clocking_inst_rxclkdcm_n" TS_dco_p PHASE 1,656 ns ALTA 50% 2.380ns 2.454ns 1

* IN OFFSET = 0 ns VALIDO 1,19 ns PRIMA COMP "dco_p" 0.000ns 1.500ns 3

* TIMEGRP "negedge_input_pads" IN-OFFSET = 1,19 ns 1,19 ns VALIDA PRIMA COMP "dco_p" rxclk_n_grp TIMEGRP-1.190ns 0.051ns 3

Che cosa significa questo in generale ... I am kinda nuovo e sto solo cercando di imparare ciò che accade in quel chip e come il suo fare.Sto cercando di scrivere un banco di prova e vedere la simulazione in varios fasi.così nessuno può dare a me come un breve come / cosa da fare su questo?grazie molto

 

[echo47]

Provare l'esame della relazione dettagliata dei tempi.In Project fare clic su Navigator:
-> Implement Design
-> Place & Route
-> Generate Post-Place & Route Static Timing Report
-> Text-based Post-Place & Route Static Timing Report
o
-> Post-Place & Route Static Timing Report
o
-> Analisi Post-Place & Route Static Timing (Timing Analyzer)

Che dovrebbe darvi dettagli delle peggiori.Un buon punto di partenza.

È che Analog Devices progetto disponibile per il download da qualche parte?

 

[circuito]

grazie!Ho uno sguardo alla relazione di temporizzazione e l'analizzatore di temporizzazione.
No la sua non è disponibile per il download, ma che mi aveva mandato tutti i file in modo che io possa modificarli.Potrei email che i file.grazie ancora!

 

[calcio]

Provare l'esame della relazione dettagliata dei tempi.In Project fare clic su Navigator:
-> Implement Design
-> Place & Route
-> Generate Post-Place & Route Static Timing Report
-> Text-based Post-Place & Route Static Timing Report
o
-> Post-Place & Route Static Timing Report
o
-> Analisi Post-Place & Route Static Timing (Timing Analyzer)