frequecy divisore di segnali digitali

[jas2005]

Salve

Sto cercando di costruire un modello semplice di frequenza divisore in Simulink.
Ho usato contro ma ora ho bisogno di un blocco che può cambiare la logica di valore di fronte a ogni aumento bordo.
Quindi è opportuno mantenere il 1 o 0 bordo finché si verifica quindi fare invertion.

È un blocco di questo tipo in Simulink?

 

[byteptr]

è possibile effettuare bordo rivelatore da combinational logica e uno ritardo cella.
Guardate questo

http://www.allaboutcircuits.com/vol_4/chpt_10/5.html

BR

 

[jas2005]

non è un problema con l'individuazione egdes (c'è anche tale blocco Simulink) e ritardare il segnale, dopo che.
La mia domanda è: posso trovare un posto in prima descritto, nel blocco Simulink?
Se non, come realizzarlo?

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Il regime è in figura.Ho usato il conteggio sia bordi al fine di ottenere il numero dispari div.<img src="http://images.elektroda.net/52_1233837928.gif" border="0" alt=""/>